KR20200093362A - 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 시스템 및 그것의 동작 방법 Download PDF

Info

Publication number
KR20200093362A
KR20200093362A KR1020190010755A KR20190010755A KR20200093362A KR 20200093362 A KR20200093362 A KR 20200093362A KR 1020190010755 A KR1020190010755 A KR 1020190010755A KR 20190010755 A KR20190010755 A KR 20190010755A KR 20200093362 A KR20200093362 A KR 20200093362A
Authority
KR
South Korea
Prior art keywords
data
storage area
memory device
error correction
controller
Prior art date
Application number
KR1020190010755A
Other languages
English (en)
Inventor
손익준
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190010755A priority Critical patent/KR20200093362A/ko
Priority to US16/566,161 priority patent/US20200241956A1/en
Priority to CN201910951347.7A priority patent/CN111489782A/zh
Publication of KR20200093362A publication Critical patent/KR20200093362A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G06F11/102—Error in check bits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1446—Point-in-time backing up or restoration of persistent data
    • G06F11/1458—Management of the backup or restore process
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0253—Garbage collection, i.e. reclamation of unreferenced memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/065—Replication mechanisms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0877—Cache access modes
    • G06F12/0882—Page mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G06F2212/1024—Latency reduction
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7203—Temporary buffering, e.g. using volatile buffer or dedicated buffer blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7205—Cleaning, compaction, garbage collection, erase control

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Human Computer Interaction (AREA)
  • Computer Security & Cryptography (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 메모리 시스템 및 그것의 동작 방법에 관한 것이다. 본 발명의 일 실시예에 따른 메모리 시스템은, 제1 데이터 저장 영역에서 리드된 제1 데이터를 오류 정정 데이터를 기반으로 정정하여 제2 데이터를 생성하고 제2 데이터를 제2 데이터 저장 영역에 저장하는 메모리 장치 및 제1 데이터에 포함된 오류 비트의 위치 정보를 포함하는 오류 정정 데이터를 생성하는 컨트롤러를 포함할 수 있다.

Description

메모리 시스템 및 그것의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템을 사용한다. 메모리 시스템은 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.
메모리 장치를 이용한 메모리 시스템은 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템은 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive)를 포함한다.
본 발명의 일 실시예는 메모리 시스템에 저장된 데이터를 효율적으로 복제하는 기술을 제공하는 데 있다.
본 발명의 일 실시예에 따른 메모리 시스템은, 제1 데이터 저장 영역에서 리드된 제1 데이터를 오류 정정 데이터를 기반으로 정정하여 제2 데이터를 생성하고 제2 데이터를 제2 데이터 저장 영역에 저장하는 메모리 장치 및 제1 데이터에 포함된 오류 비트의 위치 정보를 포함하는 오류 정정 데이터를 생성하는 컨트롤러를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법은, 메모리 장치가 제1 데이터 저장 영역에서 제1 데이터를 리드하여 임시 저장하는 단계, 컨트롤러가 제1 데이터에 포함된 오류 비트의 위치 정보를 포함하는 오류 정정 데이터를 생성하는 단계 및 메모리 장치가 오류 정정 데이터를 기반으로 임시 저장된 제1 데이터를 정정하여 제2 데이터를 생성하고, 제2 데이터를 제2 데이터 저장 영역에 저장하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 메모리 시스템에 저장된 데이터를 효율적으로 복제하는 것이 가능하게 된다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 예시적으로 나타낸 도면.
도 2는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치에 포함된 데이터 저장 영역을 설명하기 위한 도면.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 도면.
도 9는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 나타낸 도면.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 예시적으로 나타낸 도면이다.
도 1을 참조하면, 본 실시 예에 따른 메모리 시스템(10)은 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(20)에 의해서 액세스되는 데이터를 저장할 수 있다.
메모리 시스템(10)은 호스트(20)와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들어, 메모리 시스템(10)은 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI-express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
메모리 시스템(10)은 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들어, 메모리 시스템(10)은 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 시스템(10)은 불휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함할 수 있다.
불휘발성 메모리 장치(100)는 메모리 시스템(10)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(100)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR) 막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, ReRAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
도 1에서는 메모리 시스템(10)이 하나의 불휘발성 메모리 장치(100)를 포함하는 것으로 도시하였으나, 이는 설명의 편의를 위한 것으로, 메모리 시스템(10)은 복수의 불휘발성 메모리 장치들을 포함할 수 있으며, 본 발명은 복수의 불휘발성 메모리 장치들을 포함하는 메모리 시스템(10)에 대해서도 동일하게 적용될 수 있다.
불휘발성 메모리 장치(100)는 복수의 비트라인들(도시되지 않음) 및 복수의 워드라인들(도시되지 않음)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 갖는 메모리 셀 어레이(도시되지 않음)를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있고, 복수의 메모리 블록들은 각각 복수의 데이터 페이지들을 포함할 수 있다.
예를 들어, 메모리 셀 어레이의 각 메모리 셀은 1 비트의 데이터를 저장하는 싱글 레벨 셀(single, level cell, SLC), 2 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(multi level cell, MLC)일 수 있다. 멀티 레벨 셀(MLC)은 2 비트의 데이터, 3 비트의 데이터, 4 비트의 데이터 등을 저장할 수 있다. 일반적으로, 2 비트의 데이터를 저장하는 메모리 셀을 멀티 레벨 셀(MLC)이라 하고, 3 비트의 데이터를 저장하는 메모리 셀을 트리플 레벨 셀(triple level cell, TLC)이라 하고, 4 비트의 데이터를 저장하는 메모리 셀을 쿼드 레벨 셀(quad level cell, QLC)이라 한다. 그러나, 본 실시 예에서는 설명의 편의를 위해 2 비트 내지 4 비트의 데이터를 저장하는 메모리 셀을 통칭하여 멀티 레벨 셀(MLC)이라 할 것이다.
일 실시예에서, 복수의 데이터 페이지는 하나의 데이터 페이지 그룹을 구성할 수있다. 예를 들어, 데이터 페이지 그룹이 복수의 메모리 셀로 구성되고 각 메모리 셀이 N 개의 비트를 저장할 수 있으면, 데이터 페이지 그룹은 N 개의 데이터 페이지를 포함할 수 있다. 즉, 데이터 페이지 그룹을 구성하는 메모리 셀 각각이 2 개의 비트를 저장할 수 있는 MLC인 경우, 데이터 페이지 그룹은 LSB(Least Significant Bit) 페이지 및 MSB(Most Significant Bit) 페이지를 포함할 수 있다. 또한, 데이터 페이지 그룹을 구성하는 메모리 셀 각각이 3 개의 비트를 저장할 수 있는 TLC인 경우, 데이터 페이지 그룹은 LSB 페이지, CSB(Center Significant Bit) 페이지 및 MSB 페이지를 포함할 수 있다.
메모리 셀 어레이는 싱글 레벨 셀(SLC) 및 멀티 레벨 셀(MLC) 중 적어도 하나 이상을 포함할 수 있다. 또한, 메모리 셀 어레이는 2차원 수평 구조의 메모리 셀들을 포함할 수도 있고, 또는 3차원 수직 구조의 메모리 셀들을 포함할 수도 있다.
컨트롤러(200)는 메모리(230)에 로딩된 펌웨어 또는 소프트웨어의 구동을 통해서 메모리 시스템(10)의 제반 동작을 제어할 수 있다. 컨트롤러(200)는 펌웨어 또는 소프트웨어와 같은 코드 형태의 명령(instruction) 또는 알고리즘을 해독하고 구동할 수 있다. 컨트롤러(200)는 하드웨어, 또는 하드웨어와 소프트웨어가 조합된 형태로 구현될 수 있다.
컨트롤러(200)는 호스트 인터페이스(210), 프로세서(220), 메모리(230), 메모리 인터페이스(240) 및 ECC 엔진(250)을 포함할 수 있다.
호스트 인터페이스(210)는 호스트(20)의 프로토콜에 대응하여 호스트(20)와 메모리 시스템(10) 사이를 인터페이싱할 수 있다. 예를 들어, 호스트 인터페이스(210)는 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage) 프로토콜 중 어느 하나를 통해 호스트(20)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트(2100)가 SSD를 범용 메모리 시스템, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
프로세서(220)는 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 프로세서(220)는 호스트(20)로부터 전송된 요청을 처리할 수 있다. 호스트(20)로부터 전송된 요청을 처리하기 위해서, 프로세서(220)는 메모리(230)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 펌웨어를 구동하고, 호스트 인터페이스(210), 메모리(230) 및 메모리 인터페이스(240) 등과 같은 내부 기능 블록들 및 불휘발성 메모리 장치(100)를 제어할 수 있다.
프로세서(220)는 호스트(20)로부터 전송된 요청들에 근거하여 불휘발성 메모리 장치(100)의 동작을 제어할 제어 신호들을 생성하고, 생성된 제어 신호들을 메모리 인터페이스(240)를 통해 불휘발성 메모리 장치(100)로 제공할 수 있다. 또한, 프로세서(220)는 호스트(20)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 프로세서(220)은 메모리 시스템(10)을 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블럭들의 동작을 제어할 수 있다.
메모리(230)는 랜덤 액세스 메모리(RAM)으로 구성 되어 있고 컨트롤러(200) 내부에 있을 수도 있고 외부에 있을 수도 있다. 메모리(230)는 프로세서(220)에 의해서 구동되는 펌웨어를 저장할 수 있다. 또한, 메모리(230)는 펌웨어의 구동에 필요한 데이터, 예를 들면, 메타 데이터를 저장할 수 있다. 즉, 메모리(230)는 프로세서(220)의 동작 메모리(working memory)로서 동작할 수 있다. 또한, 메모리(230)는 호스트(20)로부터 불휘발성 메모리 장치(100)로 전송될 쓰기 데이터 또는 불휘발성 메모리 장치(100)로부터 호스트(20)로 전송될 읽기 데이터를 임시 저장하기 위한 데이터 버퍼(data buffer)를 포함하도록 구성될 수 있다. 즉, 메모리(230)는 버퍼 메모리(buffer memory)로서 동작할 수 있다.
메모리 인터페이스(240)는 프로세서(220)의 제어에 따라 불휘발성 메모리 장치(100)를 제어할 수 있다. 메모리 인터페이스(240)는 메모리 컨트롤러로도 불릴 수 있다. 메모리 인터페이스(240)는 제어 신호들을 불휘발성 메모리 장치(100)로 제공할 수 있다. 제어 신호들은 불휘발성 메모리 장치(100)를 제어하기 위한 커맨드, 어드레스, 동작 제어 신호 등을 포함할 수 있다. 메모리 인터페이스(240)는 데이터 버퍼에 저장된 데이터를 불휘발성 메모리 장치(100)로 제공하거나, 불휘발성 메모리 장치(100)로부터 전송된 데이터를 데이터 버퍼에 저장할 수 있다.
ECC 엔진(250)은 호스트(20)로부터 제공된 쓰기 데이터를 ECC(error correction code) 인코딩하여 패리티(parity)를 생성할 수 있다. 이때, 불휘발성 메모리는 패리티가 부가된 쓰기 데이터를 저장할 수 있다. 또한, ECC 엔진(250)은 불휘발성 메모리 장치(100)로부터 리드된 읽기 데이터를 패리티(parity)를 이용하여 ECC(error correction code) 디코딩함으로써, 패리티가 제거된 읽기 데이터를 생성할 수 있다.
도 2는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치에 포함된 데이터 저장 영역을 설명하기 위한 도면이다.
도 2를 참조하면, 불휘발성 메모리 장치(100)는 컨트롤러(200)와 연결되는 채널을 공유하는 복수의 다이(Die)(210a, 210b)를 포함할 수 있으며, 각 다이는 채널과 연결되는 웨이(way)(3211)를 공유하는 다수의 플레인(plain)(212a, 212b)를 포함할 수 있고, 각 플레인은 복수의 데이터 페이지를 포함할 수 있다. 여기서, 데이터 페이지는 데이터를 읽거나 쓰는 최소 단위의 저장 영역을 의미할 수 있다. 또한, 소거 동작이 일괄적으로 이뤄지는 복수의 데이터 페이지 단위를 블록이라 하며, 하나로 관리되는 복수의 블록 단위를 슈퍼 블록이라고 한다. 따라서, 불휘발성 메모리 장치(100)에서 데이터 저장 영역은, 다이, 플레인, 슈퍼 블록, 블록, 데이터 페이지 등을 의미할 수 있으나, 이하 별도의 언급이 없는 한 데이터 저장 영역은 데이터 페이지를 의미하는 것을 예시로 설명한다.
도 3은 본 발명의 일 실시예에 따른 데이터 복제의 개념을 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 시스템(10)은 제1 데이터 저장 영역(data storage 1)에 저장된 데이터를 제2 데이터 저장 영역(data storage 2)에 복제할 수 있다. 구체적으로, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(310)의 제1 데이터 저장 영역에 저장된 데이터인 제1 데이터(Data 1)를 리드하여 페이지 버퍼(320)에 임시 저장할 수 있다. 불휘발성 메모리 장치(100)는 페이지 버퍼(320)에 저장된 제1 데이터(Data 1)를 채널(CH)을 통해 컨트롤러(200)에 전송할 수 있다. 컨트롤러(200)는 채널(CH)을 통해 불휘발성 메모리 장치(100)로부터 수신되는 제1 데이터(Data 1)를 데이터 버퍼(330)에 저장할 수 있다. 컨트롤러(200)는 ECC 엔진의 디코더(Decoder)를 이용하여, 데이터 버퍼(330)에 저장된 제1 데이터(Data 1)에 대한 오류 정정 데이터인 오프셋 정보(offset)를 생성할 수 있다. 컨트롤러(200)는 생성된 오류 정정 데이터를 불휘발성 메모리 장치에 전송할 수 있다. 여기서, 오류 정정 데이터는 제1 데이터(Data 1)에 포함된 오류 비트의 위치, 개수 등을 포함할 수 있다. 컨트롤러(200)는 오류 정정 데이터만 채널(CH)을 통해 불휘발성 메모리 장치(100)에 전송할 수 있다. 불휘발성 메모리 장치(100)는 컨트롤러(200)로부터 수신된 오류 정정 데이터를 기반으로 페이지 버퍼(320)에 저장된 제1 데이터(Data 1)를 정정하여 제2 데이터(Data 2)를 생성할 수 있다. 이를 위해, 불휘발성 메모리 장치(100)는 페이지 버퍼(320)에 저장된 데이터의 특정 비트를 플립하기 위한 비트 플립 모듈(Bit Flip Module, BFM)(321)을 포함할 수 있다. 비트 플립 모듈(321)은 오류 정정 데이터를 기반으로 페이지 버퍼(320)에 저장된 제1 데이터(Data 1)에 포함된 비트 중 오류가 발생한 비트를 정정할 수 있다. 예를 들어, 비트 플립 모듈(321)은 오류가 발생한 비트가 “0”이면 “1”로 오류가 발생한 비트가 “1”이면 “0”으로 반전시킬 수 있다. 불휘발성 메모리 장치는 생성된 제2 데이터(Data 2)를 제2 데이터 저장 영역에 저장할 수 있다.
일 실시예에서, 컨트롤러(200)는 생성된 제1 데이터(Data 1)에 대한 오류 정정 데이터를 데이터 버퍼(330)에 저장할 수 있다.
일 실시예에서, 컨트롤러(200)는 제1 데이터(Data 1)에 대한 오류 정정 및 복호화를 수행하여 원본 데이터(Original Data)를 생성할 수 있다. 이때, 컨트롤러(200)는 생성된 원본 데이터(Original Data)를 데이터 버퍼(330)에 저장할 수 있다.
일 실시예에서, 컨트롤러(200)는 패리티 체크 매트릭스를 기반으로 제1 데이터(Data 1)에 대한 신드롬 연산을 수행하여, 제1 데이터(Data 1)에 포함된 오류 비트의 위치, 개수 등을 포함하는 오류 정정 데이터를 생성할 수 있다.
일 실시예에서, 비트 플립 모듈(321)은 페이지 버퍼(320)의 외부 또는 메모리 시스템(10)의 외부에 존재할 수 있다.
메모리 시스템(10)이 데이터 복제 동작을 수행하기 위해, 불휘발성 메모리 장치(100)가 제1 데이터를 리드하여 컨트롤러(200)에 전송하고, 컨트롤러가 제1 데이터를 정정하여 제2 데이터를 생성하여 불휘발성 메모리 장치(100)에 전송할 수 있으나, 이 경우 컨트롤러(200)와 불휘발성 메모리 장치(100) 간의 많은 양의 데이터를 송수신함에 따른 시간 지연이 발생할 수 있다. 그러나, 본 발명의 일 실시예에 따른 메모리 시스템(10)은 페이지 버퍼(320)에 포함된 제1 데이터(Data 1)의 오류 비트를 정정하기 위한 오류 정정 데이터만 전송함으로써, 컨트롤러(200)가 불휘발성 메모리 장치(100)에 전송하는 데이터의 양을 줄일 수 있으므로, 데이터 복제에 소요되는 시간을 줄이는 것이 가능하게 된다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 도면이다.
도 4를 참조하면, 단계 S410에서 컨트롤러(200)는 데이터 복제 이벤트 발생을 확인하고, 데이터 복제 이벤트가 발생하면 제1 데이터 저장 영역에 저장된 데이터를 제2 데이터 저장 영역으로 복제하기 위한 동작을 시작할 수 있다.
일 실시예에서, 데이터 복제 이벤트는 가비지 컬렉션, 리드 리클레임 등 불휘발성 메모리 장치(100)에 포함된 일 데이터 저장 영역에 저장된 데이터를 불휘발성 메모리 장치(100)에 포함된 타 데이터 저장 영역에 저장하는 동작이 요구되는 상황을 의미할 수 있다.
단계 S420에서, 불휘발성 메모리 장치(10)는 데이터 복제 이벤트가 발생한 경우, 제1 데이터 저장 영역에 저장된 데이터인 제1 데이터를 리드하고, 리드된 제1 데이터를 페이지 버퍼(320)에 임시 저장할 수 있다. 불휘발성 메모리 장치(10)는 페이지 버퍼(320)에 저장된 제1 데이터를 채널을 통해 컨트롤러(200)에 전송할 수 있다.
단계 S430에서, 컨트롤러(200)는 메모리 인터페이스(240)를 이용하여 채널을 통해 불휘발성 메모리 장치(100)로부터 제1 데이터를 수신할 수 있다. 컨트롤러(200)는 수신된 제1 데이터를 데이터 버퍼(330)에 저장할 수 있다. 컨트롤러(200)는 ECC 엔진(250)을 이용하여 데이터 버퍼(330)에 저장된 제1 데이터에 대한 오류 정정 데이터를 생성할 수 있다. 컨트롤러(200)는 메모리 인터페이스(240)를 이용하여 채널을 통해 오류 정정 데이터를 불휘발성 메모리 장치에 전송할 수 있다.
일 실시예에서, 컨트롤러(200)는 생성된 오류 정정 데이터를 데이터 버퍼(330)에 저장할 수 있다.
일 실시예에서, ECC 엔진(250)은 제1 데이터에 대해 패리티 체크 매트릭스를 기반으로 신드롬 연산을 포함하는 ECC 디코딩 동작을 수행하여, 오류 정정 데이터를 생성할 수 있다. 이는 신드롬 연산을 수행한 결과는 제1 데이터에 포함된 오류의 위치, 개수 정보 등을 포함하기 때문이다.
단계 S440에서, 불휘발성 메모리 장치(100)는 컨트롤러(200)로부터 오류 정정 데이터를 수신하고, 수신된 오류 정정 데이터를 기반으로 페이지 버퍼(320)에 저장된 제1 데이터의 오류 비트 포함 여부를 확인할 수 있다.
단계 S450에서, 불휘발성 메모리 장치(100)는 페이지 버퍼(320)에 저장된 제1 데이터에 오류 비트가 포함된 경우, 오류 정정 데이터에 포함된 오류 비트의 위치 정보를 기반으로 제1 데이터를 구성하는 비트 중 오류가 발생한 비트를 정정하여 제2 데이터를 생성할 수 있다.
일 실시예에서, 불휘발성 메모리 장치(100)는 제1 데이터를 구성하는 비트 중 오류가 발생한 비트를 선택적으로 반전하여 정정할 수 있는 비트 플립 모듈(321)을 이용하여 제2 데이터를 생성할 수 있다.
단계 S460에서, 불휘발성 메모리 장치(100)는 페이지 버퍼(320)에 저장된 제1 데이터에 오류 비트가 포함된 경우, 페이지 버퍼(320)에 저장된 제1 데이터가 정정된 데이터인 제2 데이터를 제2 데이터 저장 영역에 저장하는 쓰기 동작을 수행할 수 있다.
또한, 불휘발성 메모리 장치(100)는 페이지 버퍼(320)에 저장된 제1 데이터에 오류 비트가 포함되지 않은 경우, 제2 데이터를 생성하기 위한 정정 동작을 수행하지 않고, 제1 데이터를 제2 데이터 저장 영역에 저장하는 쓰기 동작을 수행할 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법의 동작을 설명하기 위한 도면이다.
도 5를 참조하면 단계 S510에서 불휘발성 메모리 장치(100)는 메모리 셀 어레이(510)의 제1 데이터 저장 영역에 저장되어 있던 제1 데이터(Data 1)를 리드할 수 있다.
단계 S520에서, 불휘발성 메모리 장치(100)의 페이지 버퍼(520)에 저장된 제1 데이터(Data 1)를 채널(CH)을 통해 컨트롤러(200)에 전송할 수 있다. 이때, 컨트롤러(200)는 채널을 통해 수신되는 제1 데이터(Data 1)를 데이터 버퍼(340)에 저장할 수 있다.
단계 S530에서 컨트롤러(200)는 데이터 버퍼(340)에 저장된 제1 데이터를 ECC 엔진(250)을 통해, 패리티 체크 매트릭스를 기반으로 제1 데이터(Data 1)에 대한 신드롬 연산을 수행하여 오류 정정 데이터를 생성할 수 있다.
단계 S550에서, 컨트롤러(200)는 오류 정정 데이터를 비트 플립 모듈(321)에 전송할 수 있다.
일 실시예에서, 컨트롤러(200)는 오류 정정 데이터를 데이터 버퍼(340)에 저장하고, 데이터 버퍼(340)에 저장된 오류 정정 데이터를 비트 플립 모듈(321)에 전송할 수 있다.
단계 S560에서, 비트 플립 모듈(321)은 오류 정정 데이터를 기반으로 페이지 버퍼에 저장된 제1 데이터의 오류 비트를 정정하여 제2 데이터를 생성할 수 있다.
일 실시예에서, 비트 플립 모듈(321)은 제1 데이터를 구성하는 비트 중 오류가 발생한 비트를 선택적으로 반전하여 정정할 수 있다.
일 실시예에서, 비트 플립 모듈(321)은 제1 데이터에 오류 비트가 포함되지 않은 경우, 제2 데이터를 생성하지 않을 수 있다.
단계 S570에서, 페이지 버퍼는 제2 데이터를 제2 데이터 저장 영역에 저장할 수 있다.
일 실시예에서, 페이지 버퍼는 제1 데이터에 오류 비트가 포함되지 않은 경우, 제1 데이터를 제2 데이터 저장 영역에 저장할 수 있다.
도 6은 본 발명의 일 실시예에 따른 오류 정정 데이터를 설명하기 위한 도면이다.
도 6을 참조하면, 제1 데이터는 제1 데이터 저장 영역에 데이터를 저장하는 과정, 제1 데이터 저장 영역에 데이터가 저장된 이후 또는 제1 데이터 저장 영역에 저장된 데이터를 리드 하는 과정 등에 오류가 포함된 데이터를 의미하고, 제2 데이터는 오류가 정정된 제1 데이터를 의미할 수 있다. 따라서, 제1 데이터에 포함된 오류 비트를 정정하기 위한 오류 정정 데이터(offset)은 제1 데이터를 구성하는 12 개의 비트 중 9 번째 비트 및 12 번째 비트에 관한 정보를 의미할 수 있다. 따라서, 메모리 시스템(10)은 페이지 버퍼(320)에 저장된 제1 데이터를 구성하는 12 개의 비트 중 9 번째 비트 및 12 번째 비트를 반전하는 정정 동작을 수행하여 제2 데이터를 생성하고, 생성된 제2 데이터를 제2 데이터 저장 영역에 저장할 수 있다.
도 7은 도 3에 도시된 불휘발성 메모리 장치의 다른 예를 도시한 도면이다.
도 7을 참조하면, 비트 플립 모듈(321)은 페이지 버퍼(320) 외부에 구비될 수 있다. 비트 플립 모듈(321)은 오류 정정 데이터인 오프셋(offset) 정보를 수신하고, 수신된 오류 정정 데이터를 기반으로 페이지 버퍼(320)에 저장된 제1 데이터를 정정하여 제2 데이터를 생성할 수 있다. 페이지 버퍼(320)는 생성된 제2 데이터를 메모리 셀 어레이에 저장할 수 있다.
도 8은 도 3에 도시된 불휘발성 메모리 장치의 다른 예를 도시한 도면이다.
도 8을 참조하면, 비트 플립 모듈(321)은 페이지 버퍼(320)와 메모리 셀 어레이(310) 사이에 구비될 수 있다. 비트 플립 모듈(321)은 오류 정정 데이터인 오프셋(offset) 정보를 수신할 수 있다. 또한, 비트 플립 모듈(321)은 페이지 버퍼로부터 제1 데이터를 수신할 수 있다. 이때, 비트 플립 모듈(321)은 오류 정정 데이터를 기반으로 제1 데이터를 정정하여 제2 데이터를 생성할 수 있다. 페이지 버퍼(230)는 생성된 제2 데이터를 메모리 셀 어레이(310)에 저장할 수 있다.
도 9는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 9를 참조하면, 데이터 처리 시스템(2000)은 호스트(2100)와 솔리드 스테이트 드라이브(solid state drive)(2200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 10을 참조하면, 데이터 처리 시스템(3000)은 호스트(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트(3100)는 호스트의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
호스트(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 메모리 시스템(3200)은 접속 터미널(3110)에 마운트(mount)될 수 있다.
메모리 시스템(3200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(3200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 9에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트(3100) 또는 불휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
불휘발성 메모리 장치들(3231~3232)은 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 메모리 시스템(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 메모리 시스템(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트(3100)와 메모리 시스템(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트(3100)와 메모리 시스템(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 메모리 시스템(3200)의 어느 한 변에 배치될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 11을 참조하면, 데이터 처리 시스템(4000)은 호스트(4100)와 메모리 시스템(4200)을 포함할 수 있다.
호스트(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트(4100)는 호스트의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
메모리 시스템(4200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(4200)은 솔더 볼(solder ball)(4250)을 통해서 호스트(4100)에 마운트될 수 있다. 메모리 시스템(4200)은 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 메모리 시스템(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 9에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 불휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트(4100) 또는 불휘발성 메모리 장치(4230)로 전송될 수 있다.
불휘발성 메모리 장치(4230)는 메모리 시스템(4200)의 저장 매체로 사용될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템(5000)을 예시적으로 나타낸 도면이다. 도 12를 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트(5100) 및 메모리 시스템(5200)을 포함할 수 있다. 메모리 시스템(5200)은 도 1의 메모리 시스템(10), 도 9의 메모리 시스템(2200), 도 10의 메모리 시스템(3200) 및 도 11의 메모리 시스템(4200)으로 구성될 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 메모리 시스템 100: 불휘발성 메모리 장치
200: 컨트롤러 210: 호스트 인터페이스
220: 프로세서 230: 메모리
240: 메모리 인터페이스 250: ECC 엔진

Claims (15)

  1. 제1 데이터 저장 영역에서 리드된 제1 데이터를 오류 정정 데이터를 기반으로 정정하여 제2 데이터를 생성하고, 상기 제2 데이터를 제2 데이터 저장 영역에 저장하는 메모리 장치; 및
    상기 제1 데이터에 포함된 오류 비트의 위치 정보를 포함하는 상기 오류 정정 데이터를 생성하는 컨트롤러
    를 포함하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 메모리 장치는,
    상기 제1 데이터 저장 영역에서 리드된 제1 데이터를 저장하는 페이지 버퍼 및
    상기 오류 정정 데이터를 기반으로 상기 페이지 버퍼에 저장된 제1 데이터에 포함된 적어도 하나의 오류 비트를 반전하는 정정을 수행하여 상기 제2 데이터를 생성하는 비트 플립 모듈
    을 포함하는 메모리 시스템.
  3. 제 1 항에 있어서,
    상기 컨트롤러는,
    상기 메모리 장치로부터 수신된 제1 데이터를 저장하는 메모리 및
    상기 메모리에 저장된 제1 데이터에 대한 ECC(Error Correction Code) 디코딩 동작을 수행하여 상기 오류 정정 데이터를 생성하는 ECC 엔진
    을 포함하는 메모리 시스템.
  4. 제 1 항에 있어서,
    상기 컨트롤러는,
    상기 제1 데이터 저장 영역에 저장된 데이터를 상기 제2 데이터 저장 영역에 복제하는 데이터 복제 이벤트 발생 여부를 더 확인하고,
    상기 데이터 복제 이벤트 발생이 확인되면, 상기 메모리 장치를 제어하고, 상기 오류 정정 데이터를 생성하는 메모리 시스템.
  5. 제 4 항에 있어서,
    상기 데이터 복제 이벤트는,
    가비지 컬렉션 또는 리드 리클레임 동작인 것을 특징으로 하는 메모리 시스템.
  6. 제 1 항에 있어서,
    상기 컨트롤러는,
    상기 메모리 장치로부터 상기 제1 데이터 저장 영역에서 리드된 제1 데이터를 수신하고,
    상기 오류 정정 데이터를 상기 메모리 장치에 전송하는 메모리 인터페이스를 더 포함하는 메모리 시스템.
  7. 제 1 항에 있어서,
    상기 메모리 장치는,
    상기 제1 데이터에 상기 오류 비트가 포함되지 않은 경우,
    상기 제1 데이터 저장 영역에서 리드된 제1 데이터를 상기 제2 데이터 저장 영역에 저장하는 메모리 시스템.
  8. 메모리 장치 및 상기 메모리 장치를 제어하는 컨트롤러를 포함하는 메모리 시스템의 동작 방법으로서,
    상기 메모리 장치가 제1 데이터 저장 영역에서 제1 데이터를 리드하여 임시 저장하는 단계;
    상기 컨트롤러가 임시 저장된 제1 데이터에 포함된 오류 비트의 위치 정보를 포함하는 오류 정정 데이터를 생성하는 단계; 및
    상기 메모리 장치가 상기 오류 정정 데이터를 기반으로 상기 임시 저장된 제1 데이터를 정정하여 제2 데이터를 생성하고, 상기 제2 데이터를 제2 데이터 저장 영역에 저장하는 단계
    를 포함하는 메모리 시스템 동작 방법.
  9. 제 8 항에 있어서,
    상기 임시 저장하는 단계는,
    상기 제1 데이터 저장 영역에서 리드된 제1 데이터를 상기 메모리 장치에 포함된 페이지 버퍼에 저장하는 것을 특징으로 하는 메모리 시스템 동작 방법.
  10. 제 8 항에 있어서,
    상기 제2 데이터 저장 영역에 저장하는 단계는,
    상기 오류 정정 데이터를 기반으로 상기 임시 저장된 제1 데이터에 포함된 적어도 하나의 오류 비트를 반전하는 정정을 수행하여 상기 제2 데이터를 생성하고, 상기 제2 데이터를 상기 제2 데이터 저장 영역에 저장하는 메모리 시스템 동작 방법.
  11. 제 8 항에 있어서,
    상기 메모리 장치가 상기 임시 저장된 제1 데이터를 상기 컨트롤러에 전송하는 단계를 더 포함하되,
    상기 오류 정정 데이터를 생성하는 단계는,
    상기 컨트롤러가 상기 메모리 장치로부터 수신된 제1 데이터에 대한 ECC(Error Correction Code) 디코딩 동작을 수행하여 상기 오류 정정 데이터를 생성하는 것을 특징으로 하는 메모리 시스템 동작 방법.
  12. 제 8 항에 있어서,
    상기 컨트롤러가 상기 제1 데이터 저장 영역에 저장된 데이터를 상기 제2 데이터 저장 영역에 복제하는 데이터 복제 이벤트 발생을 확인하는 단계를 더 포함하고,
    상기 임시 저장하는 단계는,
    상기 데이터 복제 이벤트 발생이 확인되면, 상기 제1 데이터 저장 영역에 저장된 제1 데이터를 리드하여 임시 저장하는 메모리 시스템 동작 방법.
  13. 제 12 항에 있어서,
    상기 데이터 복제 이벤트는,
    가비지 컬렉션 또는 리드 리클레임 동작인 것을 특징으로 하는 메모리 시스템 동작 방법.
  14. 제 8 항에 있어서,
    상기 컨트롤러가 상기 메모리 장치로부터 상기 임시 저장된 제1 데이터를 수신하는 단계 및
    상기 메모리 장치가 상기 오류 정정 데이터를 상기 컨트롤러로부터 수신하는 단계를 더 포함하되,
    상기 오류 정정 데이터를 생성하는 단계는,
    상기 컨트롤러가 상기 메모리 장치로부터 수신된 제1 데이터에 대한 ECC(Error Correction Code) 디코딩 동작을 수행하여 상기 오류 정정 데이터를 생성하고,
    상기 제2 데이터를 제2 데이터 저장 영역에 저장하는 단계는,
    상기 컨트롤러로부터 수신된 오류 정정 데이터를 기반으로 상기 임시 저장된 제1 데이터를 정정하여 제2 데이터를 생성하는 것을 특징으로 하는 메모리 시스템 동작 방법.
  15. 제 8 항에 있어서,
    상기 제2 데이터를 상기 제2 데이터 저장 영역에 저장하는 단계는,
    상기 제1 데이터에 상기 오류 비트가 포함되지 않은 경우, 상기 임시 저장된 제1 데이터를 상기 제2 데이터 저장 영역에 저장하는 것을 특징으로 하는 메모리 시스템 동작 방법.
KR1020190010755A 2019-01-28 2019-01-28 메모리 시스템 및 그것의 동작 방법 KR20200093362A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190010755A KR20200093362A (ko) 2019-01-28 2019-01-28 메모리 시스템 및 그것의 동작 방법
US16/566,161 US20200241956A1 (en) 2019-01-28 2019-09-10 Memory system and operating method thereof
CN201910951347.7A CN111489782A (zh) 2019-01-28 2019-10-08 存储器系统及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190010755A KR20200093362A (ko) 2019-01-28 2019-01-28 메모리 시스템 및 그것의 동작 방법

Publications (1)

Publication Number Publication Date
KR20200093362A true KR20200093362A (ko) 2020-08-05

Family

ID=71733707

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190010755A KR20200093362A (ko) 2019-01-28 2019-01-28 메모리 시스템 및 그것의 동작 방법

Country Status (3)

Country Link
US (1) US20200241956A1 (ko)
KR (1) KR20200093362A (ko)
CN (1) CN111489782A (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12086072B1 (en) * 2020-03-11 2024-09-10 Amazon Technologies, Inc. Memory vulnerability mitigation
US11177012B1 (en) * 2020-06-24 2021-11-16 Western Digital Technologies, Inc. Fast copy through controller
US11481273B2 (en) 2020-08-17 2022-10-25 Micron Technology, Inc. Partitioned memory having error detection capability
US11650881B2 (en) 2021-03-19 2023-05-16 Micron Technology, Inc. Managing storage reduction and reuse in the presence of storage device failures
US11520656B2 (en) * 2021-03-19 2022-12-06 Micron Technology, Inc. Managing capacity reduction and recovery due to storage device failure
US11733884B2 (en) 2021-03-19 2023-08-22 Micron Technology, Inc. Managing storage reduction and reuse with failing multi-level memory cells
US11892909B2 (en) 2021-03-19 2024-02-06 Micron Technology, Inc. Managing capacity reduction due to storage device failure
WO2022251019A1 (en) * 2021-05-27 2022-12-01 Micron Technology, Inc. Memory bank protection
KR20230018831A (ko) * 2021-07-30 2023-02-07 에스케이하이닉스 주식회사 메모리 시스템 및 그 동작 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130049332A (ko) * 2011-11-04 2013-05-14 삼성전자주식회사 메모리 시스템 및 그것의 동작 방법

Also Published As

Publication number Publication date
US20200241956A1 (en) 2020-07-30
CN111489782A (zh) 2020-08-04

Similar Documents

Publication Publication Date Title
KR20200093362A (ko) 메모리 시스템 및 그것의 동작 방법
KR102691851B1 (ko) 불휘발성 메모리 장치, 이를 포함하는 데이터 저장 장치 및 그 동작 방법
KR102363382B1 (ko) 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 데이터 저장 장치
KR102645786B1 (ko) 컨트롤러, 메모리 시스템 및 그것의 동작 방법
US20180239557A1 (en) Nonvolatile memory device, data storage device including the same, and operating method of data storage device
KR20200129863A (ko) 컨트롤러, 메모리 시스템 및 그것의 동작 방법
US20210349646A1 (en) Memory system for updating firmware when spo occurs and operating method thereof
KR20160105625A (ko) 데이터 저장 장치 및 그것의 동작 방법
US11748025B2 (en) Nonvolatile memory device, data storage device including the same and operating method thereof
KR102469098B1 (ko) 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법 및 이를 포함하는 데이터 저장 장치
KR20200115831A (ko) 컨트롤러, 메모리 시스템 및 그것의 동작 방법
KR20200114086A (ko) 컨트롤러, 메모리 시스템 및 그것의 동작 방법
US11231882B2 (en) Data storage device with improved read performance and operating method thereof
KR20200015260A (ko) 데이터 저장 장치 및 그것의 동작 방법
US11036629B2 (en) Controller, memory system and operating method thereof
KR20180127594A (ko) 데이터 저장 장치 및 그것의 동작 방법
CN111324297B (zh) 控制器、数据存储装置及数据存储装置的操作方法
KR20210002190A (ko) 컨트롤러, 메모리 시스템 및 그것의 동작 방법
KR20200034312A (ko) 데이터 저장 장치 및 그것의 동작 방법
US11157214B2 (en) Controller, memory system and operating method thereof
US11216384B2 (en) Controller, memory system and operating method of the controller
US11144246B2 (en) Memory system using available bad block based on data storage reliability and operating method thereof
US20190212946A1 (en) Data storage device and operating method thereof
KR20210059960A (ko) 데이터 저장 장치, 스토리지 시스템 및 데이터 저장 장치의 동작 방법