KR102469098B1 - 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법 및 이를 포함하는 데이터 저장 장치 - Google Patents

불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법 및 이를 포함하는 데이터 저장 장치 Download PDF

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Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 장치는 메모리 셀 어레이; 외부 장치로부터 제공되는 커맨드에 대응하는 동작을 상기 메모리 셀 어레이에 대하여 수행하는 주변 회로; 동작 페일을 의도적으로 발생시키기 위한 페일 발생 정보를 저장하는 페일 발생 레지스터; 및 상기 외부 장치로부터 수신된 페일 발생 커맨드에 대응하는 페일 발생 정보를 상기 페일 발생 레지스터에 저장하고, 상기 외부 장치로부터 수신된 테스트 동작 커맨드에 대응하는 테스트 동작을 상기 메모리 셀 어레이에 대하여 수행하도록 상기 주변 회로를 제어하고, 상기 페일 발생 레지스터에 저장된 상기 페일 발생 정보에 근거하여 상기 테스트 동작에 대한 의도적인 페일이 발생되도록 상기 주변 회로를 제어하는 제어 로직을 포함한다.

Description

불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법 및 이를 포함하는 데이터 저장 장치{NONVOLATILE MEMORY DEVICE, OPERATING METHOD THEREOF AND DATA STORAGE APPARATUS INCLUDING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 구체적으로 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법 및 이를 포함하는 데이터 저장 장치에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive, 이하, SSD라 칭함)를 포함한다.
본 발명의 실시 예는 플래시 변환 계층(FTL)의 검증 시간을 단축시키고 다양한 페일 형태에 대한 검증이 가능한 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법 및 이를 포함하는 데이터 저장 장치를 제공하는 것이다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 메모리 셀 어레이; 외부 장치로부터 제공되는 커맨드에 대응하는 동작을 상기 메모리 셀 어레이에 대하여 수행하는 주변 회로; 동작 페일을 의도적으로 발생시키기 위한 페일 발생 정보를 저장하는 페일 발생 레지스터; 및 상기 외부 장치로부터 수신된 페일 발생 커맨드에 대응하는 페일 발생 정보를 상기 페일 발생 레지스터에 저장하고, 상기 외부 장치로부터 수신된 테스트 동작 커맨드에 대응하는 테스트 동작을 상기 메모리 셀 어레이에 대하여 수행하도록 상기 주변 회로를 제어하고, 상기 페일 발생 레지스터에 저장된 상기 페일 발생 정보에 근거하여 상기 테스트 동작에 대한 의도적인 페일이 발생되도록 상기 주변 회로를 제어하는 제어 로직을 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은 외부 장치로부터 페일 발생 커맨드를 수신하는 단계; 상기 페일 발생 커맨드에 대응하는 페일 발생 정보를 페일 발생 레지스터에 저장하는 단계; 상기 외부 장치로부터 테스트 동작 커맨드를 수신하는 단계; 상기 테스트 동작 커맨드에 대응하는 테스트 동작을 수행하는 단계; 상기 페일 발생 레지스터에 저장된 상기 페일 발생 정보를 확인하는 단계; 및 상기 페일 발생 정보에 근거하여 상기 테스트 동작에 대한 의도적인 페일을 발생시키는 단계를 포함한다.
본 발명의 실시 예에 따른 데이터 저장 장치는 불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치의 동작을 제어하는 컨트롤러를 포함한다. 상기 불휘발성 메모리 장치는 메모리 셀 어레이; 외부 장치로부터 제공되는 커맨드에 대응하는 동작을 상기 메모리 셀 어레이에 대하여 수행하는 주변 회로; 동작 페일을 의도적으로 발생시키기 위한 페일 발생 정보를 저장하는 페일 발생 레지스터; 및 상기 외부 장치로부터 수신된 페일 발생 커맨드에 대응하는 페일 발생 정보를 상기 페일 발생 레지스터에 저장하고, 상기 외부 장치로부터 수신된 테스트 동작 커맨드에 대응하는 테스트 동작을 상기 메모리 셀 어레이에 대하여 수행하도록 상기 주변 회로를 제어하고, 상기 페일 발생 레지스터에 저장된 상기 페일 발생 정보에 근거하여 상기 테스트 동작에 대한 의도적인 페일이 발생되도록 상기 주변 회로를 제어하는 제어 로직을 포함한다.
본 실시 예에서는 불휘발성 메모리 장치에 대하여 검증을 원하는 페일을 원하는 형태로 원하는 시점에 발생시킬 수 있다. 이에 따라, 플래시 변환 계층(FTL)의 구동을 검증하는 시간은 단축시키는 동시에 다양한 페일 형태에 대한 검증이 가능하다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치의 구성 예를 도시한 블록도이다.
도 2는 불휘발성 메모리 장치의 구성을 예시적으로 도시한 도면이다.
도 3은 도 2의 페일 발생 레지스터의 구성 예를 도시한 도면이다.
도 4는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 도시한 순서도이다.
도 5a는 정상적으로 프로그램이 완료된 메모리 셀들의 문턱 전압 분포를 예시적으로 도시한 도면이다.
도 5b는 본 실시 예에 따라 의도적으로 프로그램 페일된 메모리 셀들의 문턱 전압 분포를 예시적으로 도시한 도면이다.
도 6은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 7은 도 6에 도시된 컨트롤러를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 보여주는 도면이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치(10)의 구성 예를 도시한 블록도이다.
데이터 저장 장치(10)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(도시되지 않음)에 의해서 액세스되는 데이터를 저장할 수 있다. 데이터 저장 장치(10)는 메모리 시스템이라고도 불릴 수 있다.
데이터 저장 장치(10)는 호스트 장치와의 전송 프로토콜을 의미하는 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(100)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multi media card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(10)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(10)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
도 1을 참조하면, 데이터 저장 장치(10)는 불휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함할 수 있다.
불휘발성 메모리 장치(100)는 데이터 저장 장치(10)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(100)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR) 막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, RERAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
도 1에서는 데이터 저장 장치(10)가 하나의 불휘발성 메모리 장치(100)를 포함하는 것으로 도시하였으나, 이는 설명의 편의를 위한 것으로, 데이터 저장 장치(10)는 복수의 불휘발성 메모리 장치들을 포함할 수 있으며, 본 발명은 복수의 불휘발성 메모리 장치들을 포함하는 데이터 저장 장치(10)에 대해서도 동일하게 적용될 수 있다.
도 2는 불휘발성 메모리 장치(100)의 구성을 예시적으로 도시한 도면이다. 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 데이터 리드/라이트 회로(130), 컬럼 디코더(140), 페이지 버퍼(150), 전압 발생기(160), 제어 로직(170), 페일 발생 레지스터(180) 및 입출력 인터페이스(190)를 포함할 수 있다. 로우 디코더(120), 데이터 리드/라이트 회로(130), 컬럼 디코더(140), 페이지 버퍼(150) 및 전압 발생기(160)를 포함하여 주변 회로라 한다.
메모리 셀 어레이(110)는 복수의 비트라인(BL)들 및 복수의 워드라인(WL)들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함할 수 있고, 복수의 메모리 블록들은 각각 복수의 페이지들을 포함할 수 있다.
예를 들어, 메모리 셀 어레이(110)의 각 메모리 셀은 하나의 비트를 저장하는 싱글 레벨 셀(single, level cell, SLC), 2 비트의 데이터를 저장할 수 있는 멀티 레벨 셀(multi level cell, MLC), 3 비트의 데이터를 저장할 수 있는 트리플 레벨 셀(triple level cell, TLC) 또는 4 비트의 데이터를 저장할 수 있는 쿼드 레벨 셀(quad level cell, QLC)일 수 있다. 메모리 셀 어레이(110)는 싱글 레벨 셀, 멀티 레벨 셀, 트리플 레벨 셀, 및 쿼드 레벨 셀 중 적어도 하나 이상을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수도 있고, 또는 3차원 수직 구조의 메모리 셀들을 포함할 수도 있다.
로우 디코더(120)는 워드라인(WL)들을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 로우 디코더(120)는 제어 로직(170)의 제어에 따라 동작할 수 있다. 로우 디코더(120)는 외부 장치 즉, 컨트롤러(200)로부터 제공된 로우 어드레스를 디코딩하고, 디코딩 결과에 근거하여 워드라인(WL)들을 선택하여 구동시킬 수 있다. 로우 디코더(120)는 전압 발생기(160)로부터 제공된 워드라인 전압을 선택된 워드라인(WL)에 제공할 수 있다.
데이터 리드/라이트 회로(130)는 비트 라인(BL)들을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 데이터 리드/라이트 회로(130)는 비트 라인들(BL) 각각에 대응하는 리드/라이트 회로들(도시되지 않음)을 포함할 수 있다. 데이터 리드/라이트 회로(130)는 제어 로직(170)의 제어에 따라 동작할 수 있다. 데이터 리드/라이트 회로(130)는 동작 모드에 따라서 라이트 드라이버(WD)로서 또는 감지 증폭기(SA)로서 동작할 수 있다. 데이터 리드/라이트 회로(130)는 라이트 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(110)에 저장하는 라이트 드라이버(WD)로서 동작할 수 있다. 데이터 리드/라이트 회로(130)는 리드 동작 시 메모리 셀 어레이(110)로부터 데이터를 독출하는 감지 증폭기(SA)로서 동작할 수 있다.
컬럼 디코더(140)는 제어 로직(170)의 제어에 따라 동작할 수 있다. 컬럼 디코더(140)는 컨트롤러(200)로부터 제공된 컬럼 어드레스를 디코딩할 수 있다. 컬럼 디코더(140)는 디코딩 결과에 근거하여 비트 라인(BL)들 각각에 대응하는 데이터 리드/라이트 회로(130)의 리드/라이트 회로들과 페이지 버퍼(150)를 연결할 수 있다.
페이지 버퍼(150)는 컨트롤러(200)로부터 제공되고 메모리 셀 어레이(110)에 저장될 라이트 데이터 또는 메모리 셀 어레이(110)로부터 독출되고 컨트롤러(200)로 제공될 리드 데이터를 임시 저장하도록 구성될 수 있다. 페이지 버퍼(150)는 제어 로직(170)의 제어에 따라 동작할 수 있다.
전압 발생기(160)는 불휘발성 메모리 장치(100)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(160)는 호스트 장치로부터 인가되는 전원을 이용하여 불휘발성 메모리 장치(100)의 내부 동작에 사용되는 전압을 생성하고, 생성된 전압을 메모리 셀 어레이(110), 주변 회로(peri) 및 제어 로직(170) 등으로 제공할 수 있다. 전압 발생기(160)에 의해서 생성된 전압들은 메모리 셀 어레이(110)의 메모리 셀들에 인가될 수 있다. 라이트 동작 시 생성된 라이트 전압은 라이트 동작이 수행될 메모리 셀들의 워드 라인(WL)에 인가될 수 있다. 이레이즈 동작 시 생성된 이레이즈 전압은 이레이즈 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 리드 동작 시 생성된 리드 전압은 리드 동작이 수행될 메모리 셀들의 워드 라인(WL)에 인가될 수 있다.
제어 로직(170)은 컨트롤러(200)로부터 제공된 제어 신호들에 근거하여 불휘발성 메모리 장치(100)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(170)은 컨트롤러(200)로부터 제공된 리드 커맨드, 라이트 커맨드, 및 이레이즈 커맨드에 따라 불휘발성 메모리 장치(100)의 리드, 라이트, 및 이레이즈 동작을 제어할 수 있다.
페일 발생 레지스터(fail occurrence register)(180)는 컨트롤러(200)로부터 수신된 페일 발생 커맨드(CMD_F)에 근거하여 페일 발생 여부, 페일 동작 타입, 페일 조건 등과 같은 페일 발생 정보들을 저장하도록 구성될 수 있다. 페일 발생 레지스터(180)는 제어 로직(170)의 제어에 의해 페일 발생 정보들을 저장할 수 있다.
도 3은 페일 발생 레지스터(180)의 구성 예를 도시한 도면이다.
페일 발생 레지스터(180)는 페일 발생 여부를 설정하기 위한 값이 저장되는 페일 플래그 비트 영역, 페일을 발생시킬 동작의 타입이 저장되는 페일 동작 타입 영역, 페일을 발생시킬 조건들이 저장되는 페일 조건 영역 등으로 구성될 수 있다.
페일 플래그 비트 영역은 셋(set) 또는 리셋(reset)으로 설정될 수 있다. 예를 들어, 페일 플래그 비트 영역이 셋(set)으로 설정된 경우, 제어 로직(170)은 의도적 페일을 발생시키도록 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다. 페일 플래그 비트 영역이 리셋(reset)으로 설정된 경우, 제어 로직(170)은 의도적 페일을 발생시키지 않고 정상적으로 동작하도록 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다.
페일 동작 타입 영역에는 동작 코드를 나타내는 값이 저장될 수 있다. 예를 들어, 페일 동작 타입 영역에는 라이트 동작을 나타내는 동작 코드, 이레이즈 동작을 나타내는 동작 코드, 리드 동작을 나타내는 동작 코드 등이 저장될 수 있다.
페일 조건 영역에는 페일을 발생시키는 조건들을 나타내는 값이 저장될 수 있다. 예를 들어, 도 3에 도시한 바와 같이, 펄스 카운트(pulse count), 검증 카운트(verify count), 동작 경과 시간(operation time), PV 레벨(PV level), 검증 레벨(verify level), UECC 데이터 출력(UECC) 등과 같은 다양한 조건들 중 적어도 하나 이상의 조건들이 저장될 수 있다.
입출력 인터페이스(190)는 컨트롤러(200)로부터 제공되는 커맨드, 어드레스, 및 데이터를 수신하거나 또는 메모리 셀 어레이(110)로부터 독출된 데이터, 상태 정보 등을 컨트롤러(200)로 제공하도록 구성될 수 있다. 입출력 인터페이스(190)는 컨트롤러(200)로부터 제공된 커맨드 및 어드레스는 제어 로직(170)으로 출력하고, 컨트롤러(200)로부터 제공된 데이터는 페이지 버퍼(150)로 출력할 수 있다. 입출력 인터페이스(190)는 제어 로직(170)의 제어에 따라 동작할 수 있다.
컨트롤러(200)는 호스트 인터페이스(210), 프로세서(220), 메모리(230) 및 메모리 인터페이스(240)를 포함할 수 있다.
호스트 인터페이스(210)는 호스트 장치와 데이터 저장 장치(10)를 인터페이싱할 수 있다. 예시적으로, 호스트 인터페이스(210)는 USB(universal serial bus), UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI expresss)와 같은 표준 전송 프로토콜들 중 어느 하나를 이용해서 호스트 장치와 통신할 수 있다.
프로세서(220)는 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 프로세서(220)는 호스트 장치로부터 수신된 리퀘스트를 처리할 수 있다. 프로세서(220)는 호스트 장치로부터 수신된 리퀘스트를 처리하기 위하여 메모리(230)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 소프트웨어를 구동하고, 내부의 기능 블럭들 및 불휘발성 메모리 장치(100)를 제어할 수 있다.
메모리(230)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)와 같은 랜덤 액세스 메모리로 구성될 수 있다. 메모리(230)는 호스트 장치로부터 불휘발성 메모리 장치(100)로 또는 불휘발성 메모리 장치(100)로부터 호스트 장치로 전송될 데이터를 임시 저장할 수 있다. 즉, 메모리(230)는 데이터 버퍼(buffer) 메모리 또는 데이터 캐시(cache) 메모리로서 동작할 수 있다.
메모리(230)는 프로세서(220)에 의해서 구동되는 소프트웨어를 저장할 수 있다. 또한, 메모리(230)는 소프트웨어의 구동에 필요한 데이터(예컨대, 메타 데이터)를 저장할 수 있다. 즉, 메모리(230)는 프로세서(220)의 동작 메모리(working memory)로서 동작할 수 있다. 메모리(230)에 저장되어 프로세서(220)에 의해 구동되는 소프트웨어를 플래시 변환 계층(flash translation lyaer)(FTL)이라 한다.
불휘발성 메모리 장치(100)가 플래시 메모리 장치로 구성되는 경우, 프로세서(220)는 불휘발성 메모리 장치(100)의 고유 동작을 제어하고, 호스트 장치에 장치 호환성을 제공하기 위해서 플래시 변환 계층(flash translation lyaer)(FTL)이라 불리는 소프트웨어를 구동할 수 있다. 이러한 플래시 변환 계층(FTL)의 구동을 통해서, 호스트 장치는 데이터 저장 장치(10)를 하드 디스크와 같은 일반적인 데이터 저장 장치로 인식하고 사용할 수 있다.
메모리(230)에 저장된 플래시 변환 계층(FTL)은 여러 기능을 수행하기 위한 모듈들과, 모듈의 구동에 필요한 메타 데이터로 구성될 수 있다. 플래시 변환 계층(FTL)은 불휘발성 메모리 장치(100)의 시스템 영역(도시되지 않음)에 저장될 수 있고, 데이터 저장 장치(10)가 파워-온 되면 메모리(230)에 로드될 수 있다.
플래시 변환 계층(FTL)은 불휘발성 메모리 장치(100)에서 발생하는 다양한 페일(fail)들을 처리하도록 구성된다. 불휘발성 메모리 장치(100)는 동작하면서 다양한 페일들을 발생시키는데, 대표적으로 프로그램 페일, 리드 페일, 소거 페일 등이 있으나, 특별히 이에 한정되는 것은 아니다. 불휘발성 메모리 장치(100)에서 페일이 발생되면 플래시 변환 계층(FTL)이 페일을 정상적으로(예컨대, 의도한 대로) 처리하는지를 검증하기 위한 테스트 즉, 플래시 변환 계층(FTL) 검증 테스트가 수행될 수 있다.
플래시 변환 계층(FTL)을 검증하기 위한 테스트 방법은 주로 불휘발성 메모리 장치(100)에서 테스트하기를 원하는 페일이 발생할 때까지 해당 페일을 발생시키는 동작을 반복적으로 수행하도록 불휘발성 메모리 장치(100)를 제어하는 방법 또는 불휘발성 메모리 장치(100)에서는 정상적으로 동작이 완료되었으나 플래시 변환 계층(FTL)에서는 페일이 발생한 것으로 판단하여 처리하도록 하는 방법 등이 사용된다.
전자의 경우에는 정확한 검증이 가능한 반면 테스트 시간은 증가하는 문제가 있다. 후자의 경우에는 테스트 시간은 단축시키는 반면 플래시 변환 계층(FTL)에서 페일 처리한 셀 영역이 실제로 페일이 발생한 셀 영역이 아님에 따른 다양한 문제들이 발생될 수 있다.
소거 페일(erase fail) 및 프로그램 페일(program fail)에 대한 플래시 변환 계층(FTL)의 후속 처리 과정을 검증하는 경우를 예를 들어 설명하면 다음과 같다. 플래시 변환 계층(FTL)은 호스트 장치(예컨대, 테스트 장치)로부터의 요청에 근거하여 불휘발성 메모리 장치(100)로 임의의 제1 메모리 블록에 대한 소거 커맨드(또는 프로그램 커맨드)를 제공한다. 불휘발성 메모리 장치(100)는 제공된 소거 커맨드(또는 프로그램 커맨드)에 따라 제1 메모리 블록에 대한 소거 동작(또는 프로그램 동작)을 수행하고, 소거 동작(또는 프로그램 동작)이 완료되면 컨트롤러(200)로 소거 성공(erase pass)(또는 프로그램 성공(program pass))을 나타내는 상태 정보를 전송한다.
불휘발성 메모리 장치(100)로부터 소거 성공(또는 프로그램 성공)을 나타내는 상태 정보가 수신되더라도 플래시 변환 계층(FTL)은 소거 실패(erase fail)(또는 프로그램 실패(program fail))로 판단하여 제1 메모리 블록을 불량 블록(bad block)으로 분류하고, 제1 메모리 블록이 불량 블록(bad block)임을 나타내는 정보를 메모리(230)에 저장 및 호스트 장치로 제공한다. 이때, 서든 파워 오프(sudden power off, SPO)와 같은 상황이 발생되면 메모리(230)에 저장된 정보들이 삭제되면서 제1 메모리 블록이 불량 블록(bad block)임을 나타내는 정보 역시 삭제될 수 있다.
메모리(230)에 저장된 제1 메모리 블록을 불량 블록(bad block)으로 처리한 정보가 삭제됨에 따라, 데이터 저장 장치(10)의 파워 복구 이후 수행되는 리빌드(rebuild) 동작에서 플래시 변환 계층(FTL)은 소거 동작이 완료된 제1 메모리 블록을 정상 블록(normal block)으로 분류하여 라이트 동작 시 제1 메모리 블록을 사용하게 된다. 또는, 리빌드(rebuild) 동작에서 제1 메모리 블록에 프로그램된 데이터들이 정상적으로 복구됨에 따라 플래시 변환 계층(FTL)은 제1 메모리 블록으로부터 정상적으로 데이터를 리드하게 된다.
즉, 리빌드(rebuild) 이후에도 호스트 장치는 플래시 변환 계층(FTL)으로부터 제공된 정보에 따라 제1 메모리 블록을 불량 블록으로 인지하는 반면, 플래시 변환 계층(FTL)은 제1 메모리 블록을 정상 블록으로 판단 및 사용하는 오류가 발생하게 되는 것이다. 이에 따라, 플래시 변환 계층(FTL)에 대한 정확한 검증이 어려운 문제가 있다.
본 실시 예에서 컨트롤러(200)의 프로세서(220)는 검증을 원하는 페일을 발생시키기 위한 페일 발생 커맨드(CMD_F)를 불휘발성 메모리 장치(100)로 전송하고, 불휘발성 메모리 장치(100)는 전송된 페일 발생 커맨드에 근거하여 페일 발생 레지스터(180)에 페일 발생을 위한 정보들을 저장한다. 이후, 프로세서(220)는 테스트 동작 커맨드(CMD_T)를 불휘발성 메모리 장치(100)로 전송하고, 불휘발성 메모리 장치(100)의 제어 로직(170)은 테스트 동작을 수행하도록 불휘발성 메모리 장치(100)를 제어한다. 제어 로직(170)은 페일 발생 레지스터(180)를 스캔하여 페일 발생 정보들을 확인하여 의도적 페일을 발생시킬지 여부를 판단한다.
예를 들어, 페일 발생 레지스터(180)의 페일 플래그 비트가 셋(set)으로 설정되어 있고, 페일 동작 타입에 라이트 동작을 나타내는 라이트 동작 코드가 저장되어 있고, 페일 조건에 제1 검증 전압(Vvrf1)을 패스하면 페일을 발생시키는 정보가 저장되어 있는 것으로 가정하고, 테스트 동작 커맨드(CMD_T)가 라이트 동작 커맨드인 것으로 가정한다.
제어 로직(170)은 테스트 동작 커맨드(CMD_T)에 응답하여 불휘발성 메모리 장치(100)에서 라이트 동작이 수행되도록 불휘발성 메모리 장치(100)의 동작을 제어하고, 페일 발생 레지스터(180)에 저장된 페일 조건에 따라 제1 검증 전압(Vvrf1)을 패스하면 라이트 동작을 중단하도록 불휘발성 메모리 장치(100)의 동작을 제어한다. 이에 따라, 테스트 동작 커맨드(CMD_T)에 대응하는 라이트 동작은 실제로 수행 중단된 상태가 되며, 제어 로직(170)은 컨트롤러(200)로 프로그램 페일이 발생되었음을 보고한다.
도 5a는 정상적으로 프로그램이 완료된 메모리 셀들의 문턱 전압 분포를 예시적으로 도시한 도면이고, 도 5b는 본 실시 예에 따라 의도적으로 프로그램 페일된 메모리 셀들의 문턱 전압 분포를 예시적으로 도시한 도면이다. 도 5a 및 도 5b에서는 멀티 레벨 셀(MLC)을 예로써 도시하였으나, 본 실시 예가 특별히 이에 한정되는 것은 아니다. 도 5a 및 도 5b에서 실선은 형성된 문턱 전압 분포를 나타내고, 점선은 형성되지 않은 문턱 전압 분포를 나타낸다.
정상적으로 프로그램이 완료된 경우, 도 5a에 도시된 바와 같이, 제1 내지 제4 문턱 전압 분포들(PV0~PV3)이 모두 형성될 수 있다. 반면, 상술한 바와 같이 특정 페일 조건(즉, 제1 검증 전압(Vvrf1))에서 의도적으로 프로그램을 중단하는 경우, 도 5b에 도시된 바와 같이, 제1 및 제2 문턱 전압 분포들(PV0~PV1)만 형성될 수 있으며, 제3 및 제4 문턱 전압 분포들(PV2~PV3)은 형성되지 않을 수 있다. 즉, 실제로 프로그램 중단된 페일 상태가 될 수 있다.
다른 예로, 페일 발생 레지스터(180)의 페일 플래그 비트가 셋(set)으로 설정되어 있고, 페일 동작 타입에 이레이즈 동작을 나타내는 이레이즈 동작 코드가 저장되어 있고, 페일 조건에 n번째 이레이즈 펄스 카운트(여기에서, n은 1 이상의 정수)에서 페일을 발생시키기 위한 정보가 저장되어 있는 것으로 가정하고, 테스트 동작 커맨드(CMD_T)가 이레이즈 동작 커맨드인 것으로 가정한다.
제어 로직(170)은 테스트 동작 커맨드(CMD_T)에 응답하여 불휘발성 메모리 장치(100)에서 이레이즈 동작이 수행되도록 불휘발성 메모리 장치(100)의 동작을 제어하고, 페일 발생 레지스터(180)에 저장된 페일 조건에 따라 n번째 이레이즈 펄스 카운트가 인가된 후 이레이즈 동작을 중단하도록 불휘발성 메모리 장치(100)의 동작을 제어한다. 이에 따라, 테스트 동작 커맨드(CMD_T)에 대응하는 이레이즈 동작은 실제로 수행 중단된 상태가 되며, 제어 로직(170)은 컨트롤러(200)로 이레이즈 페일이 발생되었음을 보고한다.
다른 예로, 페일 발생 레지스터(180)의 페일 플래그 비트가 셋(set)으로 설정되어 있고, 페일 동작 타입에 리드 동작을 나타내는 리드 동작 코드가 저장되어 있고, 페일 조건에 UECC(uncorrectable ECC) 데이터를 출력하도록 하는 정보가 저장되어 있는 것으로 가정하고, 테스트 동작 커맨드(CMD_T)가 리드 동작 커맨드인 것으로 가정한다.
제어 로직(170)은 테스트 동작 커맨드(CMD_T)에 응답하여 불휘발성 메모리 장치(100)에서 리드 동작이 수행되도록 불휘발성 메모리 장치(100)의 동작을 제어하고, 페일 발생 레지스터(180)에 저장된 페일 조건에 따라 메모리 셀 어레이(110)로부터 독출된 리드 데이터의 일부 비트들을 반전시키고, 일부 비트들이 반전된 리드 데이터를 컨트롤러(200)로 제공한다.
즉, 본 실시 예에서는 플래시 변환 계층(FTL) 검증 시 페일 발생 커맨드를 이용하여 불휘발성 메모리 장치(100)를 실제로 페일이 발생된 상태로 만든다.
메모리 인터페이스(240)는 프로세서(220)의 제어에 따라서 불휘발성 메모리 장치(100)를 제어할 수 있다. 메모리 인터페이스(240)는 메모리 컨트롤러로도 불릴 수 있다. 메모리 인터페이스(240)는 제어 신호들을 불휘발성 메모리 장치(100)로 제공할 수 있다. 제어 신호들은 불휘발성 메모리 장치(100)의 동작을 제어하기 위한 커맨드, 어드레스 등을 포함할 수 있다. 메모리 인터페이스(240)는 데이터를 불휘발성 메모리 장치(100)로 제공하거나, 불휘발성 메모리 장치(100)로부터 데이터를 제공 받을 수 있다. 메모리 인터페이스(240)는 하나 이상의 신호 라인들을 포함하는 채널(CH)을 통해 불휘발성 메모리 장치(100)와 연결될 수 있다.
도 4는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 도시한 순서도이다. 도 4를 참조하여 본 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명함에 있어서 도 1 내지 도 3이 참조될 수 있다.
S401 단계에서, 컨트롤러(200)는 불휘발성 메모리 장치(100)로 페일 발생 커맨드(CMD_F)를 전송할 수 있다. 예를 들어, 컨트롤러(200)는 테스터에 의해 제공된 페일 발생 요청에 근거하여 페일 발생 커맨드(CMD_F)를 생성하고, 생성된 페일 발생 커맨드(CMD_F)를 불휘발성 메모리 장치(100)로 제공할 수 있다.
S403 단계에서, 불휘발성 메모리 장치(100)의 제어 로직(170, 도 2 참조)은 컨트롤러(200)로부터 전송된 페일 발생 커맨드(CMD_F)에 근거하여 페일 발생 정보들을 페일 발생 레지스터(180, 도 2 참조)에 저장할 수 있다. 페일 발생 정보들에 대해서는 위에서 상세히 설명하였으므로 여기에서는 생략한다.
S405 단계에서, 컨트롤러(200)는 불휘발성 메모리 장치(100)로 테스트 동작 커맨드(CMD_T)를 전송할 수 있다. 예를 들어, 컨트롤러(20)는 테스터에 의해 제공된 테스트 요청에 근거하여 테스트 동작 커맨드(CMD_T)를 생성하고, 생성된 테스트 동작 커맨드(CMD_T)를 불휘발성 메모리 장치(100)로 전송할 수 있다.
S407 단계에서, 불휘발성 메모리 장치(100)의 제어 로직(170)은 컨트롤러(200)로부터 전송된 테스트 동작 커맨드(CMD_T)에 대응하는 동작을 수행하도록 불휘발성 메모리 장치(100)를 제어할 수 있다.
S409 단계에서, 불휘발성 메모리 장치(100)의 제어 로직(170)은 페일 발생 레지스터(180)에 저장된 페일 발생 정보들을 확인할 수 있다. 예를 들어, 제어 로직(170)은 페일 발생 레지스터(180)에 저장된 페일 발생 정보들 예를 들어, 페일 플래그 비트, 페일 동작 타입, 페일 조건 등을 확인할 수 있다.
S411 단계에서, 불휘발성 메모리 장치(100)의 제어 로직(170)은 S409 단계에서 확인한 페일 조건에 따라 테스트 동작 커맨드(CMD_T)에 응답하여 수행 중인 동작을 중단하거나 또는 메모리 셀 어레이(110)로부터 독출된 리드 데이터의 일부 비트들을 반전시킬 수 있다.
S413 단계에서, 제어 로직(170)은 입출력 인터페이스(190)를 제어하여 컨트롤러(200)로 페일 발생을 보고하거나 또는 일부 비트들이 반전된 리드 데이터를 전송할 수 있다.
도 6은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 6을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive)(2200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 7은 도 6에 도시된 컨트롤러를 예시적으로 보여주는 도면이다. 도 7을 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.
호스트 인터페이스 유닛(2211)은, 호스트 장치(2100)의 프로토콜에 따라서, 호스트 장치(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트 장치(2100)가 SSD(2200)를 범용 데이터 저장 장치, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2212)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리 장치들(2231~223n)로 제공하거나, 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 8을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 데이터 저장 장치(3200)는 접속 터미널(3110)에 마운트(mount)될 수 있다.
데이터 저장 장치(3200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(3200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 7에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
불휘발성 메모리 장치들(3231~3232)은 데이터 저장 장치(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 데이터 저장 장치(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 데이터 저장 장치(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 데이터 저장 장치(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 데이터 저장 장치(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 데이터 저장 장치(3200)의 어느 한 변에 배치될 수 있다.
도 9는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 9를 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 데이터 저장 장치(4200)를 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
데이터 저장 장치(4200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(4200)는 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 데이터 저장 장치(4200)는 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 데이터 저장 장치(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 7에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 불휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 불휘발성 메모리 장치(4230)로 전송될 수 있다.
불휘발성 메모리 장치(4230)는 데이터 저장 장치(4200)의 저장 매체로 사용될 수 있다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템(5000)을 예시적으로 보여주는 도면이다. 도 10을 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 데이터 저장 장치(5200)를 포함할 수 있다. 데이터 저장 장치(5200)는 도 1의 데이터 저장 장치(10), 도 6의 데이터 저장 장치(2200), 도 8의 데이터 저장 장치(3200), 도 9의 데이터 저장 장치(4200)로 구성될 수 있다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
10: 데이터 저장 장치 100: 불휘발성 메모리 장치
110: 메모리 셀 어레이 120: 로우 디코더
130: 데이터 리드/라이트 회로 140: 컬럼 디코더
150: 페이지 버퍼 160: 전압 발생기
170: 제어 로직 180: 페일 발생 레지스터
190: 입출력 인터페이스 200: 컨트롤러
210: 호스트 인터페이스 220: 프로세서
230: 메모리 240: 메모리 인터페이스

Claims (14)

  1. 메모리 셀 어레이;
    외부 장치로부터 제공되는 커맨드에 대응하는 동작을 상기 메모리 셀 어레이에 대하여 수행하는 주변 회로;
    동작 페일을 의도적으로 발생시키기 위한 페일 발생 정보를 저장하는 페일 발생 레지스터; 및
    상기 외부 장치로부터 수신된 페일 발생 커맨드에 대응하는 페일 발생 정보를 상기 페일 발생 레지스터에 저장하고, 상기 외부 장치로부터 수신된 테스트 동작 커맨드에 대응하는 테스트 동작을 상기 메모리 셀 어레이에 대하여 수행하도록 상기 주변 회로를 제어하고, 상기 페일 발생 레지스터에 저장된 상기 페일 발생 정보에 근거하여 상기 테스트 동작에 대한 의도적인 페일이 발생되도록 상기 주변 회로를 제어하는 제어 로직
    을 포함하는 불휘발성 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 페일 발생 레지스터는 페일 발생 여부를 설정하기 위한 값이 저장되는 제1 영역, 페일 발생 동작 타입을 나타내는 값이 저장되는 제2 영역, 및 페일 발생 조건을 나타내는 값이 저장되는 제3 영역으로 구성되는 불휘발성 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 페일 발생 조건은 펄스 카운트, 검증 카운트, 동작 경과 시간, 프로그램 전압 레벨, 검증 전압 레벨, 또는 UECC(uncorrectable ECC) 리드 데이터 출력을 포함하는 불휘발성 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 페일 발생 레지스터에 저장된 페일 발생 조건이 상기 펄스 카운트, 상기 검증 카운트, 상기 동작 경과 시간, 상기 프로그램 전압 레벨 또는 상기 검증 전압 레벨 중 하나 또는 그 이상을 포함하면,
    상기 제어 로직은 상기 페일 발생 조건에 해당하는 시점에 상기 테스트 동작의 수행을 중단하고 상기 외부 장치로 페일 발생을 보고하는 불휘발성 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 페일 발생 레지스터에 저장된 상기 페일 발생 조건이 상기 UECC(uncorrectable ECC) 리드 데이터 출력을 포함하면,
    상기 제어 로직은 상기 테스트 동작에 의해 상기 메모리 셀 어레이로부터 독출된 리드 데이터의 일부의 비트들을 반전시키고, 상기 일부의 반전된 비트들을 갖는 상기 리드 데이터를 상기 외부 장치로 전송하는 불휘발성 메모리 장치.
  6. 외부 장치로부터 페일 발생 커맨드를 수신하는 단계;
    상기 페일 발생 커맨드에 대응하는 페일 발생 정보를 페일 발생 레지스터에 저장하는 단계;
    상기 외부 장치로부터 테스트 동작 커맨드를 수신하는 단계;
    상기 테스트 동작 커맨드에 대응하는 테스트 동작을 수행하는 단계;
    상기 페일 발생 레지스터에 저장된 상기 페일 발생 정보를 확인하는 단계; 및
    상기 페일 발생 정보에 근거하여 상기 테스트 동작에 대한 의도적인 페일을 발생시키는 단계
    를 포함하는 불휘발성 메모리 장치의 동작 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 페일 발생 정보는 페일 발생 여부, 페일 발생 동작 타입 및 페일 발생 조건을 포함하고,
    상기 페일 발생 조건은 펄스 카운트, 검증 카운트, 동작 경과 시간, 프로그램 전압 레벨, 검증 전압 레벨, 또는 UECC(uncorrectable ECC) 리드 데이터 출력을 포함하는 불휘발성 메모리 장치의 동작 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 페일 발생 조건이 상기 펄스 카운트, 상기 검증 카운트, 상기 동작 경과 시간, 상기 프로그램 전압 레벨 및 상기 검증 전압 레벨 중 하나 또는 그 이상을 포함하는 경우,
    상기 테스트 동작에 대한 상기 의도적인 페일을 발생시키는 단계는,
    상기 페일 발생 조건에 해당하는 시점에 상기 테스트 동작의 수행을 중단하는 단계; 및
    상기 외부 장치로 페일 발생을 보고하는 단계
    를 포함하는 불휘발성 메모리 장치의 동작 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 불휘발성 메모리 장치는 메모리 셀 어레이를 포함하고, 상기 테스트 동작 커맨드는 상기 메모리 셀 어레이에 대한 리드 동작 커맨드를 포함하며,
    상기 페일 발생 조건이 상기 UECC(uncorrectable ECC) 리드 데이터 출력을 포함하는 경우,
    상기 테스트 동작에 대한 상기 의도적인 페일을 발생시키는 단계는,
    상기 테스트 동작에 의해 상기 메모리 셀 어레이로부터 독출된 리드 데이터의 일부의 비트들을 반전시키는 단계; 및
    상기 일부의 반전된 비트들을 갖는 상기 리드 데이터를 상기 외부 장치로 전송하는 단계
    를 포함하는 불휘발성 메모리 장치의 동작 방법.
  10. 불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치의 동작을 제어하는 컨트롤러를 포함하는 데이터 저장 장치로서,
    상기 불휘발성 메모리 장치는,
    메모리 셀 어레이;
    외부 장치로부터 제공되는 커맨드에 대응하는 동작을 상기 메모리 셀 어레이에 대하여 수행하는 주변 회로;
    동작 페일을 의도적으로 발생시키기 위한 페일 발생 정보를 저장하는 페일 발생 레지스터; 및
    상기 외부 장치로부터 수신된 페일 발생 커맨드에 대응하는 페일 발생 정보를 상기 페일 발생 레지스터에 저장하고, 상기 외부 장치로부터 수신된 테스트 동작 커맨드에 대응하는 테스트 동작을 상기 메모리 셀 어레이에 대하여 수행하도록 상기 주변 회로를 제어하고, 상기 페일 발생 레지스터에 저장된 상기 페일 발생 정보에 근거하여 상기 테스트 동작에 대한 의도적인 페일이 발생되도록 상기 주변 회로를 제어하는 제어 로직을 포함하는 데이터 저장 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 페일 발생 레지스터는 페일 발생 여부를 설정하기 위한 값이 저장되는 제1 영역, 페일 발생 동작 타입을 나타내는 값이 저장되는 제2 영역, 및 페일 발생 조건을 나타내는 값이 저장되는 제3 영역으로 구성되는 데이터 저장 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 페일 발생 조건은 펄스 카운트, 검증 카운트, 동작 경과 시간, 프로그램 전압 레벨, 검증 전압 레벨, 또는 UECC(uncorrectable ECC) 리드 데이터 출력을 포함하는 데이터 저장 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 페일 발생 조건이 상기 펄스 카운트, 상기 검증 카운트, 상기 동작 경과 시간, 상기 프로그램 전압 레벨 및 상기 검증 전압 레벨 중 하나 또는 그 이상을 포함하면,
    상기 제어 로직은 상기 페일 발생 조건에 해당하는 시점에 상기 테스트 동작의 수행을 중단하고 상기 컨트롤러로 페일 발생을 보고하는 데이터 저장 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 페일 발생 조건이 상기 UECC(uncorrectable ECC) 리드 데이터 출력을 포함하면,
    상기 제어 로직은 상기 테스트 동작에 의해 상기 메모리 셀 어레이로부터 독출된 리드 데이터의 일부의 비트들을 반전시키고, 상기 일부의 반전된 비트들을 갖는 상기 리드 데이터를 상기 컨트롤러로 전송하는 데이터 저장 장치.
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