CN110299181B - 非易失性存储器装置、其操作方法及数据存储装置 - Google Patents

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Abstract

本发明公开一种非易失性存储器装置，该非易失性存储器装置包括：存储器单元阵列；外围电路，被配置为对存储器单元阵列执行与从外部装置提供的命令相对应的操作；失败发生寄存器，被配置为存储用于故意引起操作失败发生的失败发生信息；以及控制逻辑，被配置为：基于从外部装置接收的失败发生命令，将失败发生信息存储在失败发生寄存器中；控制外围电路对存储器单元阵列执行与从外部装置接收的测试操作命令相对应的测试操作；以及控制外围电路基于失败发生信息在测试操作中引起故意失败发生。

Description

非易失性存储器装置、其操作方法及数据存储装置
相关申请的交叉引用
本申请要求于2018年3月21日在韩国专利局提交的申请号为10-2018-0032539的韩国专利申请的优先权，其通过引用而整体并入本文。
技术领域
本发明的各个实施例总体涉及一种半导体装置。更具体地，实施例涉及一种非易失性存储器装置及其操作方法，以及包括该非易失性存储器装置的数据存储装置。
背景技术
近来，计算机环境的范例已经转变为能够随时随地利用计算机系统的普适计算环境。因此，诸如移动电话、数码相机和膝上型计算机的便携式电子装置的使用快速增长。通常，这种便携式电子装置使用利用存储器装置的数据存储装置。数据存储装置被用于存储在便携式电子装置中使用的数据。
由于不存在机械驱动部，因此利用存储器装置的数据存储装置提供诸如优良的稳定性和耐久性、高信息访问速度和较少功耗的优点。具有这种优点的数据存储装置包括通用串行总线(USB)存储器装置、具有各种接口的存储卡、通用闪速存储(UFS)装置以及固态硬盘(SSD)。
发明内容
各种实施例针对一种能够缩短闪存转换层(FTL)的验证时间并验证各种类型的失败的非易失性存储器装置、其操作方法和包括该非易失性存储器装置的数据存储装置。
在实施例中，一种非易失性存储器装置可以包括：存储器单元阵列；外围电路，被配置为对存储器单元阵列执行与从外部装置提供的命令相对应的操作；失败发生寄存器，被配置为存储用于故意引起操作失败发生的失败发生信息；以及控制逻辑，被配置为：基于从外部装置接收的失败发生命令，将失败发生信息存储在失败发生寄存器中；控制外围电路对存储器单元阵列进行与从外部装置接收的测试操作命令相对应的测试操作；以及控制所述外围电路基于失败发生信息在测试操作中引起故意失败发生。
在实施例中，一种用于操作非易失性存储器装置的方法可以包括：从外部装置接收失败发生命令；基于失败发生命令将失败发生信息存储在失败发生寄存器中；从外部装置接收测试操作命令；执行与测试操作命令相对应的测试操作；检查失败发生信息；以及基于失败发生信息引起针对测试操作的失败发生。
在实施例中，一种数据存储装置可以包括非易失性存储器装置和控制非易失性存储器装置的操作的控制器。非易失性存储器装置可以包括：存储器单元阵列；外围电路，被配置为对存储器单元阵列执行与从外部装置提供的命令相对应的操作；失败发生寄存器，被配置为存储用于故意引起操作失败发生的失败发生信息；以及控制逻辑，被配置为：基于从控制器接收的失败发生命令，将失败发生信息存储在失败发生寄存器中；控制外围电路对存储器单元阵列执行与从控制器接收的测试操作命令相对应的测试操作；以及控制外围电路基于失败发生信息在测试操作中引起故意失败发生。
在实施例中，一种数据存储装置可以包括：存储器单元阵列；外围电路；寄存器，被配置为存储信息，信息包括：是否引起失败发生、引起失败发生的操作的类型、和失败发生的条件；控制逻辑，被配置为控制外围电路以对存储器单元阵列执行操作；以及控制器，被配置为将测试命令提供给控制逻辑。控制逻辑进一步被配置为响应于测试命令在根据信息的类型的操作期间控制外围电路引起失败，并且将失败报告给控制器。控制器驱动闪存转换层(FTL)，以处理该失败，从而验证闪存转换层的处理结果。
根据实施例，可以在期望的时间点，以期望的类型引起针对非易失性存储器装置的期望被验证的失败发生。由于这个事实，可以缩短验证闪存转换层(FTL)的驱动的时间，同时能够验证各种类型的失败。
附图说明
图1是示出根据本公开的实施例的数据存储装置的配置的框图。
图2是示出非易失性存储器装置的配置的示图。
图3是示出图2的失败发生寄存器的配置的示例的示图。
图4A是示出正常完成编程的存储器单元的阈值电压分布的示图。
图4B是示出根据实施例的故意编程失败的存储器单元的阈值电压分布的示图。
图5是描述根据本公开的实施例的用于操作数据存储装置的方法的流程图。
图6是示出根据本公开的实施例的包括固态硬盘(SSD)的数据处理系统的示图。
图7是示出图9所示的控制器的示图。
图8是示出根据本公开的实施例的包括数据存储装置的数据处理系统的示图。
图9是示出根据本公开的实施例的包括数据存储装置的数据处理系统的示图。
图10是示出根据本公开的实施例的包括数据存储装置的网络系统的示图。
具体实施方式
以下将参照附图更详细地描述根据本发明的各种实施例。然而，我们注意到，本发明可以以不同的形式和变型体现，不应被解释成限制为本文所述的实施例。相反，提供所描述的实施例使得本公开将是完整和全面的并将本发明完全传达给本发明所属领域的技术人员。在整个公开中，相同的附图标记在本发明的各个附图和示例中表示相同的部件。应该注意，参考“实施例”并不是必然意味着仅一个实施例，不同地参考“实施例”并不必然参考相同的实施例。
将理解的是，虽然可使用术语“第一”、“第二”、“第三”等来描述各个元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因而，以下所述的第一元件同样可以被表示为第二或第三元件，而不背离本发明的精神和范围。
当短语“......和......中的至少一个”在本文中与项目列表一起使用时，是指列表中的单个项目或列表中项目的任何组合。例如，“A、B和C中的至少一个”是指只有A，或只有B，或只有C，或A、B和C的任何组合。
将进一步理解的是，当元件被称为“连接至”或“联接到”另一元件时，它可直接在其它元件上、连接至或联接到其它元件，或者可存在一个或多个中间元件。此外，还将理解的是，当元件被称为在两个元件“之间”时，其可以是两个元件之间的唯一元件，或者也可存在一个或多个中间元件。
本文使用的术语仅是为了描述特定实施例，并不旨在限制本发明。
如本文所使用的，除非上下文另有明确说明，否则单数形式也旨在包括复数形式，反之亦然。
将进一步理解的是，当在本说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，其说明所陈述元件的存在，并不排除一个或多个其它元件的存在或添加。如本文所使用的，术语“和/或”包括一个或多个相关所列项目的任何和全部组合。
以下，将参考附图通过实施例的各种示例描述非易失性存储器装置、其操作方法以及包括该非易失性存储器装置的数据存储装置。
图1是示出根据实施例的数据存储装置10的配置的框图。
数据存储装置10可以存储由诸如移动电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV和车载信息娱乐系统等的主机装置(未示出)访问的数据。数据存储装置10还可以被称为存储器系统。
根据表示与主机装置的传输协议的主机接口，数据存储装置10可以被制造成各种类型的存储装置中的任何一种。通过非限制性示例的方式，数据存储装置10可以被配置为各种类型的存储装置中的任何一种，诸如固态硬盘、MMC、eMMC、RS-MMC和微型MMC的多媒体卡、SD、迷你SD和微型SD形式的安全数字卡、通用串行总线(USB)存储装置、通用闪存(UFS)装置、个人计算机存储卡国际协会(PCMCIA)卡式存储装置、外围组件互连(PCI)卡式存储装置、高速PCI(PCI-e或者PCIe)卡式存储装置、紧凑型闪存(CF)卡、智能媒体卡和记忆棒等。
数据存储装置10可以被制造为各种类型的封装中的任何一种。通过非限制性示例的方式，数据存储装置10可以被制造成诸如封装叠层(POP)、系统封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级堆叠封装(WSP)的各种类型的封装中的任意一种。
参照图1，数据存储装置10可以包括非易失性存储器装置100和控制器200。稍后将在本公开中详细描述包括主机接口210、处理器220、存储器230和存储器接口240的控制器200。
非易失性存储器装置100可以作为数据存储装置10的存储介质操作。根据存储器单元，非易失性存储器装置100可以由诸如NAND闪速存储器装置、NOR闪速存储器装置、使用铁电电容器的铁电随机存取存储器(FRAM)、使用隧道磁阻(TMR)层的磁性随机存取存储器(MRAM)、使用硫属化物合金的相变随机存取存储器(PRAM)、和使用过渡金属化合物的电阻随机存取存储器(RERAM)的各种类型的非易失性存储器装置中的任何一种来配置。
虽然图1示出数据存储装置10包括一个非易失性存储器装置100，但这仅仅是为了便于解释，并且数据存储装置10可以包括多个非易失性存储器装置。本实施例可以相同的方式应用到包括多个非易失性存储器装置的数据存储装置。
图2是示出非易失性存储器装置100的配置的示图。
非易失性存储器装置100可以包括存储器单元阵列110、行解码器120、数据读取/写入电路130、列解码器140、页面缓冲器150、电压发生器160、控制逻辑170、失败发生寄存器180和输入/输出接口190。行解码器120、数据读取/写入电路130、列解码器140、页面缓冲器150和电压发生器160共同地称为外围电路。
存储器单元阵列110可以包括分别布置在多个位线BL和多个字线WL相互交叉的区域上的多个存储器单元。存储器单元阵列110可以包括多个存储块，并且多个存储块中的每一个可以包括多个页面。
例如，存储器单元阵列110的每个存储器单元可以是存储一位的单层单元(SLC)、能够存储2位数据的多层单元(MLC)、能够存储3位数据的三层单元(TLC)或能够存储4位数据的四层单元(QLC)。存储器单元阵列110可以包括单层单元、多层单元、三层单元和四层单元中的至少一个。例如，存储器单元阵列110可以包括二维水平结构的存储器单元或者三维垂直结构的存储器单元。
行解码器120可以通过字线WL与存储器单元阵列110联接。行解码器120可以根据控制逻辑170的控制来操作。行解码器120可以解码从外部装置即控制器200提供的行地址，并且可以基于解码结果来选择和驱动字线WL。行解码器120可以将从电压发生器160提供的字线电压提供给所选择的字线WL。
数据读取/写入电路130可以通过位线BL与存储器单元阵列110联接。数据读取/写入电路130可以分别包括对应于位线BL的读取/写入电路(未示出)。数据读取/写入电路130可以根据控制逻辑170的控制来操作。数据读取/写入电路130可以根据操作模式而操作为写入驱动器WD或读出放大器SA。数据读取/写入电路130可以在写入操作中作为写入驱动器WD操作，该写入驱动器WD将从外部装置提供的数据存储在存储器单元阵列110中。数据读取/写入电路130可以在读取操作中作为读出放大器SA操作，该读出放大器SA从存储器单元阵列110读出数据。
列解码器140可以根据控制逻辑170的控制来操作。列解码器140可以解码从控制器200提供的列地址。列解码器140可以基于解码结果分别联接对应于位线BL的数据读取/写入电路130的读取/写入电路与页面缓冲器150。
页面缓冲器150可以被配置为临时存储将从控制器200提供并且存储在存储器单元阵列110中的写入数据或将从存储器单元阵列110读出并且被提供给控制器200的读取数据。页面缓冲器150可以根据控制逻辑170的控制来操作。
电压发生器160可以产生将在非易失性存储器装置100的内部操作中使用的电压。电压发生器160可以通过使用从主机装置施加的电源产生待在非易失性存储器装置100的内部操作中使用的电压，并且可以将产生的电压提供给存储器单元阵列110、外围电路(周围)和控制逻辑170。由电压发生器160产生的电压可以被施加到存储器单元阵列110的存储器单元。在写入操作中产生的写入电压可以被施加到待对其执行写入操作的存储器单元的字线WL。在擦除操作中产生的擦除电压可以被施加到待对其执行擦除操作的存储器单元的阱区。在读取操作中产生的读取电压可以被施加到待对其执行读取操作的存储器单元的字线WL。
控制逻辑170可以基于从控制器200提供的控制信号来控制非易失性存储器装置100的一般操作。例如，控制逻辑170可以根据从控制器200提供的读取命令、写入命令和擦除命令来控制非易失性存储器装置100的读取、写入和擦除操作。
失败发生寄存器180可以被配置为基于从控制器200接收的失败发生命令CMD_F来存储诸如是否引起失败发生、失败操作类型和失败条件的失败发生信息。失败发生寄存器180可以通过控制逻辑170的控制来存储失败发生信息。
输入/输出接口190可以被配置为接收从控制器200提供的命令、地址和数据，或者将从存储器单元阵列110读出的数据和状态信息提供给控制器200。输入/输出接口190可以将从控制器200提供的命令和地址输出到控制逻辑170，并且将从控制器200提供的数据输出到页面缓冲器150。输入/输出接口190可以根据控制逻辑170的控制来操作。
图3是示出图2的失败发生寄存器180的配置的示图。
失败发生寄存器180可以由存储用于设置是否引起失败发生的值的失败标志位区域、存储引起失败发生的操作的类型的失败操作类型区域、和存储引起失败发生的条件的失败条件区域配置。
失败标志位区域可以存储“设置”或“重置”的位值。例如，在失败标志位区域存储“设置”的位值的情况下，控制逻辑170可以控制非易失性存储器装置100在其操作期间引起失败发生。在失败标志位区域存储“复位”的位值的情况下，控制逻辑170可以控制非易失性存储器装置100的操作正常地操作。
在失败操作类型区域中，可以存储表示操作代码的值。例如，在失败操作类型区域中，可以存储表示写入操作的操作代码、表示擦除操作的操作代码和表示读取操作的操作代码等。
在失败条件区域中，可以存储表示用于引起失败发生的条件的值。通过非限制性示例的方式，如图3所示，可以存储诸如脉冲计数、验证计数、操作时间、编程电压(PV)电平、验证电压电平和不可校正的错误校正码(UECC)数据输出的各种条件中的一个或多个条件。
返回参照图1，控制器200可以包括主机接口210、处理器220，存储器230和存储器接口240。
主机接口210可以将主机装置和数据存储装置10接口连接。例如，主机接口210可以通过使用诸如通用串行总线(USB)、通用闪存(UFS)、多媒体卡(MMC)、并行高级技术附件(PATA)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、串行连接SCSI(SAS)、外围组件互连(PCI)和高速PCI(PCI-e或PCIe)协议的标准传输协议中的任何一个与主机装置通信。
处理器220可以由微控制单元(MCU)或中央处理单元(CPU)配置。处理器220可以处理从主机装置接收的请求。为了处理从主机装置接收的请求，处理器220可以驱动加载在存储器230中的代码型指令或算法即软件，并且可以控制内部功能块和非易失性存储器装置100。
存储器接口240可以根据处理器220的控制来控制非易失性存储器装置100。存储器接口240也可以被称为存储器控制器。存储器接口240可以向非易失性存储器装置100提供控制信号。控制信号可以包括用于控制非易失性存储器装置100的操作的命令和地址等。存储器接口240可以向非易失性存储器装置100提供数据，或者可以被提供有来自非易失性存储器装置100的数据。存储器接口240可以通过包括一个或多个信号线的通道CH与非易失性存储器装置100联接。
存储器230可以由诸如动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)的随机存取存储器配置。存储器230可以临时存储待从主机装置发送到非易失性存储器装置100或从非易失性存储器装置100发送到主机装置的数据。换句话说，存储器230可以操作为数据缓冲存储器或数据高速缓冲存储器。
存储器230可以存储待由处理器220驱动的软件。此外，存储器230可以存储用于驱动软件所需的数据(例如，元数据)。即，存储器230可以作为处理器220的工作存储器操作。存储在存储器230中并由处理器220驱动的软件被称为闪存转换层(FTL)。
在非易失性存储器装置100由闪速存储器装置配置的情况下，处理器220可以驱动被称为闪存转换层(FTL)的软件，以控制非易失性存储器装置100的固有操作并提供与主机装置的装置兼容性。通过驱动这样的闪存转换层(FTL)，主机装置可以识别并使用数据存储装置10作为诸如硬盘的通用数据存储装置。
存储在存储器230中的闪存转换层(FTL)可以由用于执行驱动模块所需的各种功能和元数据的模块配置。闪存转换层(FTL)可以存储在非易失性存储器装置100的系统区域(未示出)中，并且可以在数据存储装置10通电时加载到存储器230中。
闪存转换层(FTL)被配置为处理在非易失性存储器装置100中发生的各种失败。在非易失性存储器装置100中，在操作期间发生各种失败。通过非限制性示例的方式，各种失败可包括编程失败，可能发生读取失败或擦除失败。可以执行闪存转换层(FTL)验证测试，以用于在非易失性存储器装置100中发生失败时验证闪存转换层(FTL)是否正常地即以预期的方式处理失败。
在用于验证闪存转换层(FTL)的第一测试方案中，直到在非易失性存储器装置100中期望被测试到的失败发生为止，控制非易失性存储器装置100重复执行操作以引起期望的失败。在用于验证闪存转换层(FTL)的第二测试方案中，闪存转换层(FTL)可以确定在非易失性存储器装置100中已经发生了失败，尽管实际上没有发生失败。在这两种方案中，闪存转换层(FTL)处理失败，并且根据进程的结果进行验证。
在第一测试方案中，虽然可以进行准确的验证，但是可能遇到测试时间增加的问题。在第二测试方案中，虽然测试时间短，但是由于被闪存转换层(FTL)处理为失败的单元区域实际上不是发生失败的单元区域，因此可能遇到各种问题。
将验证用于擦除失败或编程失败的闪存转换层(FTL)的后续处理过程的情况作为示例进行描述以示出第二测试方案的问题。闪存转换层(FTL)基于来自主机装置(例如，测试设备)的请求向非易失性存储器装置100提供用于可选第一存储块的擦除命令(或编程命令)。非易失性存储器装置100根据提供的擦除命令(或编程命令)对第一存储块执行擦除操作(或编程操作)，并且当擦除操作(或编程操作)完成时将表示擦除通过(或编程通过)的状态信息发送到控制器200。
根据第二测试方案，即使从非易失性存储器装置100接收到表示擦除通过(或编程通过)的状态信息，闪存转换层(FTL)确定在非易失性存储器装置100中已经发生擦除失败(或编程失败)并且将第一存储块分类为坏块，并且在存储器230中存储并向主机装置提供表示第一存储块是坏块的信息。此时，如果发生诸如突然断电(SPO)的情况，当擦除存储在存储器230中的信息时，也可以擦除表示第一存储块是坏块的信息。
当从存储器230擦除表示第一存储块作为坏块的信息时，在数据存储装置10的电力恢复之后执行的重建操作中，闪存转换层(FTL)将擦除操作完成的第一存储块视为普通块，并在写入操作中使用第一存储块。否则，在重建操作中，由于在第一存储块中编程的数据被正常恢复，所以闪存转换层(FTL)从第一存储块正常地读取数据。
也就是说，即使在重建操作之后也可能发生错误，主机装置根据从闪存转换层(FTL)提供的信息将第一存储块识别为坏块，闪存转换层(FTL)将第一个存储块视为普通块。由于这个事实，根据第二测试方案可能发生精确验证闪存转换层(FTL)的问题。
在本实施例中，控制器200的处理器220发送失败发生命令CMD_F，以用于在非易失性存储器装置100中引起待验证的期望的失败发生，并且非易失性存储器装置100基于接收到的失败发生命令CMD_F存储用于在失败发生寄存器180中引起期望的失败发生的信息。此后，处理器220将测试操作命令CMD_T发送到非易失性存储器装置100，并且非易失性存储器装置100的控制逻辑170控制非易失性存储器装置100执行测试操作。控制逻辑170通过参考失败发生寄存器180来检查失败发生信息，从而确定是否引起故意的失败发生。
例如，假设失败标志位区域被设置为“设置”，将表示写入操作的写入操作代码存储在失败操作类型区域中，并且将第一验证电压Vvrf1通过时引起失败发生的信息存储在失败发生寄存器180中的失败条件区域中，并且假定测试操作命令CMD_T是写入操作命令。
在这种情况下，控制逻辑170控制非易失性存储器装置100的操作，使得响应于测试操作命令CMD_T在非易失性存储器装置100中执行写入操作，并根据存储在失败发生寄存器180中的失败条件区域，控制非易失性存储器装置100的操作，使得当第一验证电压Vvrf1通过时中断写入操作。由于这一事实，对应于测试操作命令CMD_T的写入操作实际上在其性能方面处于中断状态，并且控制逻辑170向控制器200报告已发生编程失败。
图4A是示出正常完成编程的存储器单元的阈值电压分布的示图，并且图4B是示出根据实施例的故意编程失败的存储器单元的阈值电压分布的示图。虽然在图4A和4B中示出了多层单元(MLC)作为示例，但是应注意，实施例不具体限于此。在图4A和4B中，实线表示形成的阈值电压分布，虚线表示未形成的阈值电压分布。
在程序正常完成的情况下，如图4A所示，可以形成所有的第一至第四阈值电压分布PV0至PV3。相反，在如上所述在特定失败条件下故意中断程序的情况下(即，当第一验证电压Vvrf1通过时写入操作被中断)，如图4B所示，可以仅形成第一和第二阈值电压分布PV0和PV1，并且可以不形成第三和第四阈值电压分布PV2和PV3。换句话说，实际上可能发生编程中断的失败状态。
作为另一示例，假设失败标志位区域被设置为“设置”，将表示擦除操作的擦除操作码存储在失败操作类型区域中，并且将在第n个擦除脉冲计数(n是1或更大的整数)引起失败发生的信息存储在失败发生寄存器180的失败条件区域中，并且假设测试操作命令CMD_T是擦除操作命令。
在这种情况下，控制逻辑170控制非易失性存储器装置100的操作，使得响应于测试操作命令CMD_T在非易失性存储器装置100中执行擦除操作，并控制非易失性存储器装置100的操作，使得根据存储在失败发生寄存器180中的失败条件区域，在施加第n个擦除脉冲计数之后中断擦除操作。结果，对应于测试操作命令CMD_T的擦除操作实际上在其性能方面处于中断状态，并且控制逻辑170向控制器200报告已发生擦除失败。
对于又一示例，假设失败标志位区域被设置为“设置”，将表示读取操作的读取操作代码存储在失败操作类型区域中，并且将引起不可校正ECC(UECC)数据被输出的信息存储在失败发生寄存器180的失败条件区域中，并且假设测试操作命令CMD_T是读取操作命令。
在这种情况下，控制逻辑170控制非易失性存储器装置100的操作，使得响应于测试操作命令CMD_T在非易失性存储器装置100中执行读取操作，根据存储在失败发生寄存器180中的失败条件区域，反转从存储器单元阵列110读出的读取数据的一些位，并将具有一些反转的位的读取数据提供给控制器200。
即，在本实施例中，当验证闪存转换层FTL时，通过使用失败发生命令CMD_F，使非易失性存储器装置100进入实际已经发生失败的状态。
图5是描述根据实施例的用于操作数据存储装置的方法的流程图。将参照图1至图3，解释根据实施例的用于操作数据存储装置的方法。
在步骤S401，控制器200可以将失败发生命令CMD_F发送到非易失性存储器装置100。例如，控制器200可以基于由测试者提供的失败发生请求生成失败发生命令CMD_F，并将生成的失败发生命令CMD_F提供到非易失性存储器装置100。测试者可以是用于测试闪存转换层(FTL)的操作的测试设备。
在步骤S403，非易失性存储器装置100的控制逻辑170(参见图2)可以基于从控制器200发送的失败发生命令CMD_F将失败发生信息存储在失败发生寄存器180中(参见图2)。由于以上详细描述了失败发生信息，因此这里将省略对其的进一步描述。
在步骤S405，控制器200可以将测试操作命令CMD_T发送到非易失性存储器装置100。例如，控制器200可以基于由测试者提供的测试请求生成测试操作命令CMD_T，并将生成的测试操作命令CMD_T提供到非易失性存储器装置100。
在步骤S407，非易失性存储器装置100的控制逻辑170可以控制非易失性存储器装置100执行与从控制器200发送的测试操作命令CMD_T相对应的操作。
在步骤S409，非易失性存储器装置100的控制逻辑170可以检查存储在失败发生寄存器180中的失败发生信息。例如，控制逻辑170可以检查存储在失败发生寄存器180中的失败发生信息。例如，控制逻辑170可以检查发生寄存器180的失败标志位区域、失败操作类型区域和失败条件区域。
在步骤S411，非易失性存储器装置100的控制逻辑170可以根据在步骤S409中检查的失败条件区域，中断响应于测试操作命令CMD_T而正在执行的操作，或者反转从存储器单元阵列110读出的读取数据的一些位。
在步骤S413，控制逻辑170可以通过控制输入/输出接口190向控制器200报告发生失败或者将具有一些反转的位的读取数据发送到控制器200。
图6是示出根据实施例的包括固态硬盘(SSD)的数据处理系统1000的示图。参照图6，数据处理系统2000可包括主机装置1100和SSD 2200。
SSD 2200可包括控制器2210、缓冲存储器装置2220、非易失性存储器装置2231至223n、电源2240、信号连接器2250和电源连接器2260。
控制器2210可控制SSD 2200的一般操作。
缓冲存储器装置2220可临时存储待存储在非易失性存储器装置2231至223n中的数据。缓冲存储器装置2220可临时存储从非易失性存储器装置2231至223n读取的数据。被临时存储在缓冲存储器装置2220中的数据可根据控制器2210的控制被传输到主机装置2100或非易失性存储器装置2231至223n。
非易失性存储器装置2231至223n可用作SSD 2200的存储介质。非易失性存储器装置2231至223n可通过多个信道CH1至CHn联接到控制器2210。一个或多个非易失性存储器装置可联接到一个信道。联接到一个信道的非易失性存储器装置可联接到相同的信号总线和数据总线。
电源2240可将通过电源连接器2260输入的电力PWR提供到SSD2200的内部。电源2240可包括辅助电源1241。即使当发生突然断电时，辅助电源1241可供电以正常地终止SSD2200。辅助电源1241可包括能够对电力PWR充电的大容量电容器。
控制器2210可通过信号连接器2250与主机装置2100交换信号SGL。信号SGL可包括命令、地址、数据等。信号连接器2250可根据主机装置2100和SSD 2200之间的接口连接方法由各种类型的连接器配置。
图7是示出图6的控制器2210的示图。参照图7，控制器2210可包括主机接口2211、控制器2212、随机存取存储器(RAM)2213、错误校正码(ECC)组件2214和存储器接口2215。
主机接口2211可根据主机装置2100的协议在主机装置2100和SSD2200之间进行接口连接。例如，主机接口2211可通过以下协议中的任何一种与主机装置1100进行通信：安全数字协议、通用串行总线(USB)协议、多媒体卡(MMC)协议、嵌入式MMC(eMMC)协议、个人计算机存储卡国际协会(PCMCIA)协议、并行高级技术附件(PATA)协议、串行高级技术附件(SATA)协议、小型计算机系统接口(SCSI)协议、串列SCSI(SAS)协议、外围组件互连(PCI)协议、高速PCI(PCI-e或者PCIe)协议和通用闪存(UFS)协议。主机接口2211可执行光盘仿真功能，主机装置2100将SSD 2200识别为通用目的的数据存储装置，例如硬盘驱动器HDD。
控制器2212可分析和处理从主机装置2100输入的信号SGL。控制器2212可根据用于驱动SDD 2200的固件和/或软件来控制内部功能块的操作。RAM 2213可操作为驱动固件或软件的工作存储器。
ECC组件2214可生成用于待传输到非易失性存储器装置2231至223n的数据的奇偶校验数据。生成的奇偶校验数据可与数据一起被存储在非易失性存储器装置2231至223n中。ECC组件2214可基于奇偶校验数据来检测从非易失性存储器装置2231至223n读取的数据的错误。当检测到的错误在可校正的范围内时，ECC组件2214可校正检测到的错误。
存储器接口2215可根据控制器2212的控制将诸如命令和地址的控制信号提供给非易失性存储器装置2231至223n。存储器接口2215可根据控制器2212的控制与非易失性存储器装置2231至223n交换数据。例如，存储器接口2215可将存储在缓冲存储器装置2220中的数据提供给非易失性存储器装置2231至223n，或者将从非易失性存储器装置2231至223n读取的数据提供给缓冲存储器装置2220。
图8是示出根据实施例的包括数据存储装置的数据处理系统的示图。参照图8，数据处理系统3000可包括主机装置3100和数据存储装置3200。
主机装置3100可以诸如印刷电路板(PCB)的板的形式来配置。虽然图8中未示出，但是主机装置3100可包括被构造成执行主机装置3100的功能的内部功能块。
主机装置3100可包括诸如插座、插槽或连接器的连接端子3110。数据存储装置3200可被安装在连接端子3110上。
数据存储装置3200可以诸如PCB的板的形式来配置。数据存储装置3200可称为存储器模块或存储卡。数据存储装置3200可包括控制器3210、缓冲存储器装置3220、非易失性存储器装置3231至3232、电源管理集成电路(PMIC)3240和连接端子3250。
控制器3210可控制数据存储装置3200的一般操作。控制器3210可被配置成具有与图7所示的控制器2210相同的结构。
缓冲存储器装置3220可临时存储待被存储在非易失性存储器装置3231和3232中的数据。缓冲存储器装置3220可临时存储从非易失性存储器装置3231和3232读取的数据。被临时存储在缓冲存储器装置3220中的数据可根据控制器3210的控制被传输到主机装置3100或非易失性存储器装置3231和3232。
非易失性存储器装置3231和3232可用作数据存储装置3200的存储介质。
PMIC 2240可将通过连接端子2250输入的电力提供到数据存储装置3200的内部。PMIC 3240可根据控制器3210的控制来管理数据存储装置3200的电力。
连接端子3250可联接到主机装置3100的连接端子3110。通过连接端子3250，可在主机装置3100和数据存储装置3200之间传输诸如命令、地址和数据的信号和电力。根据主机装置3100和数据存储装置3200之间的接口连接方法，连接端子3250可被配置成各种类型。连接端子3250可被设置在数据存储装置3200的任意一侧上。
图9是示出根据实施例的包括数据存储装置的数据处理系统的示图。参照图9，数据处理系统4000可包括主机装置4100和数据存储装置4200。
主机装置4100可以诸如PCB的板的形式来配置。虽然图9中未示出，但是主机装置4100可包括被配置成执行主机装置4100的功能的内部功能块。
数据存储装置4200可以表面安装型封装的形式来配置。数据存储装置4200可通过焊球4250而安装到主机装置4100。数据存储装置4200可包括控制器4210、缓冲存储器装置4220和非易失性存储器装置4230。
控制器4210可控制数据存储装置4200的一般操作。控制器4210可以被配置成具有与图7所示的控制器2210相同的配置。
缓冲存储器装置4220可临时存储待被存储在非易失性存储器装置4230中的数据。缓冲存储器装置4220可临时存储从非易失性存储器装置4230读取的数据。被临时存储在缓冲存储器装置4220中的数据可通过控制器4210的控制被传输到主机装置4100或非易失性存储器装置4230。
非易失性存储器装置4230可用作数据存储装置4200的存储介质。
图10是示出根据实施例的包括数据存储装置的网络系统5000的示图。参照图10，网络系统5000可包括通过网络5500联接的服务器系统5300和多个客户端系统5410至5430。
服务器系统5300可以响应于来自多个客户端系统5410至5430的请求来服务数据。例如，服务器系统5300可存储从多个客户端系统5410至5430提供的数据。又例如，服务器系统5300可将数据提供给多个客户端系统5410至5430。
服务器系统5300可包括主机装置5100和数据存储装置5200。数据存储装置5200可由图1的数据存储装置10、图6的数据存储装置2200、图8的数据存储装置3200或图9的数据存储装置4200配置。
本发明的上述实施例的目的在于说明而不限制本发明。可存在各种可选方案和等同方案。本发明不受本文所述的实施例的限制。本发明不限于任何具体类型的半导体装置。根据本公开，其他的添加、删减或者修改是显而易见的，并且其旨在落入所附权利要求的范围内。

Claims (15)

1.一种非易失性存储器装置，包括：
存储器单元阵列；
外围电路，对所述存储器单元阵列执行与从外部装置提供的命令相对应的操作；
失败发生寄存器，存储用于故意引起操作失败发生的失败发生信息；以及
控制逻辑：
基于从所述外部装置接收的失败发生命令，将失败发生信息存储在所述失败发生寄存器中；
控制所述外围电路对所述存储器单元阵列执行与从所述外部装置接收的测试操作命令相对应的测试操作；以及
基于所述失败发生信息，控制所述外围电路在所述测试操作中引起故意失败发生。
2.根据权利要求1所述的非易失性存储器装置，其中所述失败发生寄存器配置有第一区域、第二区域和第三区域，在所述第一区域中存储用于设置是否引起失败发生的值，在所述第二区域中存储引起所述失败发生的操作的类型，在所述第三区域中存储表示失败发生条件的值。
3.根据权利要求2所述的非易失性存储器装置，其中所述失败发生条件包括脉冲计数、验证计数、操作时间、编程电压电平、验证电压电平和不可校正的错误校正码即UECC读取数据输出中的一个或多个。
4.根据权利要求3所述的非易失性存储器装置，其中当所述失败发生条件包括所述脉冲计数、所述验证计数、所述操作时间、所述编程电压电平和所述验证电压电平中的一个或多个时，所述控制逻辑在满足所述失败发生条件的时间点中断执行所述测试操作并且向所述外部装置报告失败的发生。
5.根据权利要求3所述的非易失性存储器装置，其中当所述失败发生条件包括所述UECC读取数据输出时，所述控制逻辑将通过所述测试操作从所述存储器单元阵列读出的读取数据的一些位进行反转并且将具有一些反转的位的所述读取数据发送到所述外部装置。
6.一种用于操作非易失性存储器装置的方法，所述非易失性存储器装置包括控制逻辑和失败发生寄存器，所述方法包括：
从外部装置接收失败发生命令；
基于所述失败发生命令将失败发生信息存储在失败发生寄存器中；
从所述外部装置接收测试操作命令，所述测试操作命令包括写入操作命令、擦除操作命令和读取操作命令；
执行与所述测试操作命令相对应的测试操作；
所述控制逻辑通过参考所述失败发生寄存器来检查所述失败发生信息；以及
基于所述失败发生信息引起针对所述测试操作的失败发生。
7.根据权利要求6所述的方法，其中引起失败发生包括在满足失败发生条件的时间点中断执行所述测试操作，所述失败发生条件包括脉冲计数、验证计数、操作时间、编程电压电平、验证电压电平和不可校正的错误校正码即UECC读取数据输出中的一个或多个。
8.根据权利要求7所述的方法，其中引起失败发生包括：当所述失败发生条件包括所述脉冲计数、所述验证计数、所述操作时间、所述编程电压电平和所述验证电压电平中的一个或多个时，
在满足所述失败发生条件的时间点中断执行所述测试操作；并且
向所述外部装置报告失败的发生。
9.根据权利要求7所述的方法，其中引起失败发生包括：当所述失败发生条件包括所述UECC读取数据输出时：
通过所述测试操作反转从存储器单元阵列读出的读取数据的一些位；以及
将具有一些反转的位的所述读取数据发送到所述外部装置。
10.一种数据存储装置，包括非易失性存储器装置和控制所述非易失性存储器装置的操作的控制器，所述非易失性存储器装置包括：
存储器单元阵列；
外围电路，对所述存储器单元阵列执行与从外部装置提供的命令相对应的操作；
失败发生寄存器，存储用于故意引起操作失败发生的失败发生信息；以及
控制逻辑：
基于从所述控制器接收的失败发生命令，将所述失败发生信息存储在所述失败发生寄存器中；
控制所述外围电路对所述存储器单元阵列执行与从所述控制器接收的测试操作命令相对应的测试操作；以及
基于所述失败发生信息，控制所述外围电路在所述测试操作中引起故意失败发生。
11.根据权利要求10所述的数据存储装置，其中所述失败发生寄存器配置有第一区域、第二区域和第三区域，在所述第一区域中存储用于设置是否引起失败发生的值，在所述第二区域中存储引起所述失败发生的操作的类型，在所述第三区域中存储表示失败发生条件的值。
12.根据权利要求11所述的数据存储装置，其中所述失败发生条件包括脉冲计数、验证计数、操作时间、编程电压电平、验证电压电平和不可校正的错误校正码即UECC读取数据输出中的一个或多个。
13.根据权利要求12所述的数据存储装置，其中当所述失败发生条件包括所述脉冲计数、所述验证计数、所述操作时间、所述编程电压电平和所述验证电压电平中的一个或多个时，所述控制逻辑在满足所述失败发生条件的时间点中断执行所述测试操作并且向所述外部装置报告失败的发生。
14.根据权利要求12所述的数据存储装置，其中当所述失败发生条件包括所述UECC读取数据输出时，所述控制逻辑将通过所述测试操作从所述存储器单元阵列读出的读取数据的一些位进行反转并且将具有一些反转的位的所述读取数据发送到所述控制器。
15.一种数据存储装置，包括：
存储器单元阵列；
外围电路；
寄存器，其存储信息，所述信息包括：
是否引起失败发生；
引起所述失败发生的操作的类型；以及
失败发生的条件；
控制逻辑，控制所述外围电路对所述存储器单元阵列执行操作；以及
控制器，将测试命令提供给控制逻辑；
其中，所述控制逻辑进一步响应于所述测试命令在根据所述信息的所述类型的操作期间，控制所述外围电路引起所述失败，并且将所述失败报告给所述控制器，以及
其中所述控制器驱动闪存转换层，即FTL，以处理所述失败，从而验证所述闪存转换层的处理结果。
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SE01 Entry into force of request for substantive examination
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GR01 Patent grant
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