KR20230018831A - 메모리 시스템 및 그 동작 방법 - Google Patents

메모리 시스템 및 그 동작 방법 Download PDF

Info

Publication number
KR20230018831A
KR20230018831A KR1020210100795A KR20210100795A KR20230018831A KR 20230018831 A KR20230018831 A KR 20230018831A KR 1020210100795 A KR1020210100795 A KR 1020210100795A KR 20210100795 A KR20210100795 A KR 20210100795A KR 20230018831 A KR20230018831 A KR 20230018831A
Authority
KR
South Korea
Prior art keywords
data
memory
storage unit
data storage
buffer
Prior art date
Application number
KR1020210100795A
Other languages
English (en)
Inventor
정범래
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020210100795A priority Critical patent/KR20230018831A/ko
Priority to US17/590,538 priority patent/US12032854B2/en
Priority to CN202210477564.9A priority patent/CN115687182A/zh
Publication of KR20230018831A publication Critical patent/KR20230018831A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0253—Garbage collection, i.e. reclamation of unreferenced memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0877—Cache access modes
    • G06F12/0882—Page mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0631—Configuration or reconfiguration of storage systems by allocating resources to storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0215—Addressing or allocation; Relocation with look ahead addressing means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0607—Interleaved addressing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7203—Temporary buffering, e.g. using volatile buffer or dedicated buffer blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7205—Cleaning, compaction, garbage collection, erase control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7208—Multiple device management, e.g. distributing data over multiple flash devices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 발명은 메모리 시스템 및 그 동작 방법에 관한 것으로, 메모리 장치의 페이지 버퍼를 활용하여 가비지 컬렉션 동작을 효율적으로 수행할 수 있는 메모리 시스템 및 그 동작방법에 관한 것이다.

Description

메모리 시스템 및 그 동작 방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 메모리 시스템 및 그 동작 방법에 관한 것으로, 보다 구체적으로는 메모리 장치의 페이지 버퍼를 활용하여 가비지 컬렉션 동작을 효율적으로 수행할 수 있는 메모리 시스템 및 그 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
비휘발성 메모리 장치를 이용한 데이터 저장 장치는 하드 디스크와 달리 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시예는 메모리 장치의 페이지 버퍼를 활용하여 가비지 컬렉션 동작을 효율적으로 수행할 수 있는 메모리 시스템 및 그 동작 방법을 제공하기 위한 것이다.
또한, 본 발명의 실시예는 가비지 컬렉션 동작을 위하여 별도의 버퍼 공간을 할당하지 않고 메모리 장치의 페이지 버퍼를 활용하여 가비지 컬렉션 동작을 효율적으로 수행할 수 있는 메모리 시스템 및 그 동작 방법을 제공하기 위한 것이다.
본 발명의 실시예에 따른 메모리 시스템은, 복수의 비트에 대응하는 멀티 레벨 셀(MLC)들을 각각 포함하는 복수의 페이지(page)들과, 상기 페이지들을 각각 포함하는 복수의 블록(block)들을 포함하고, 상기 블록들에 입력되거나 상기 블록들로부터 출력되는 데이터를 페이지 단위로 캐싱(caching)하고 상기 복수의 비트에 각각 대응하는 비트 페이지 버퍼들을 각각 포함하는 제 1 데이터 저장부 및 제 2 데이터 저장부; 제 1 데이터를 임시로 저장하는 캐시 메모리를 포함하고, 상기 제 1 데이터를 상기 제 1 데이터 저장부의 일부 비트 페이지 버퍼로 이동시키며, 상기 캐시 메모리의 상기 제 1 데이터가 이동한 영역을 데이터를 저장하는 임시 버퍼로 할당하는 컨트롤러;를 포함할 수 있다.
본 발명의 실시예에 따른 메모리 시스템 동작 방법은, 컨트롤러의 캐시 메모리에 제 1 데이터를 저장하는 단계; 상기 저장된 제 1 데이터를 제 1 데이터 저장부의 일부 비트 페이지 버퍼로 이동시키는 단계; 상기 캐시 메모리의 상기 제 1 데이터가 이동한 영역을 데이터를 저장하는 임시 버퍼로 할당하는 단계;를 포함할 수 있다.
본 발명의 실시예에 따른 메모리 시스템 및 그 동작 방법은 메모리 장치의 페이지 버퍼를 활용하여 가비지 컬렉션 동작을 효율적으로 수행할 수 있다.
또한, 본 발명의 실시예에 따른 메모리 시스템 및 그 동작 방법은 가비지 컬렉션 동작을 위하여 별도의 버퍼 공간을 확보하지 않고도 메모리 장치의 페이지 버퍼를 활용하여 가비지 컬렉션 동작을 효율적으로 수행할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 일 예를 개략적으로 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
도 5 내지 도 6은 본 발명의 일 실시예에 따른 메모리 시스템에서 복수의 커맨드들에 해당하는 복수의 커맨드 동작들을 수행할 경우의 일 예를 개략적으로 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템에서 사용되는 슈퍼 메모리 블록의 개념을 나타내는 도면이다.
도 8은 컨트롤러의 메모리와 메모리 장치의 페이지 버퍼를 사용하여 메모리 장치로부터 데이터를 리드하거나 메모리 장치에 프로그램 할 데이터를 저장하는 것을 나타내는 도면이다.
도 9(a) 내지 9(g)는 본 발명의 일 실시예에 따른 메모리 장치의 페이지 버퍼를 이용한 가비지 컬렉션 동작을 나타내는 도면이다.
도 10은 본 발명의 일 실시예에 따른 페이지 버퍼를 이용한 가비지 컬렉션 동작을 나타내는 순서도이다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다
도 14는 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 15 내지 도 18은 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는, 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다, 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156,250)을 포함하며, 각각의 메모리 블록들(152,154,156,250)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156,250)이 각각 포함된 복수의 플레인들(plane)을 포함하며, 특히 복수의 플레인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3차원 입체 스택 구조에 대해서는, 이하 도 2 내지 도 4에서 보다 구체적으로 설명하며, 복수의 메모리 블록들(152,154,156,250)을 각각 포함하는 복수의 플레인들, 복수의 플레인들을 각각 포함하는 복수의 메모리 다이들, 및 복수의 메모리 다이들을 포함하는 메모리 장치(150)에 대해서는, 이하 도 6에서 보다 구체적으로 설명할 것임으로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정하며, ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는, 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
여기서, ECC 유닛(138)은, LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다. 여기서, 메모리 인터페이스 유닛(142)은, 메모리 장치(150)가 플래시 메모리, 특히 일 예로 메모리 장치(150)가 NAND 플래시 메모리일 경우에 NAND 플래시 컨트롤러(NFC: NAND Flash Controller)로서, 프로세서(134)의 제어에 따라, 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다. 그리고, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)와 메모리 장치(150) 간의 커맨드 및 데이터를 처리하는 인터페이스, 일 예로 NAND 플래시 인터페이스의 동작, 특히 컨트롤러(130)와 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고 받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 1에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
일 예로, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 여기서, 컨트롤러(130)는, 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작으로 포그라운드(foreground) 동작을 수행, 예컨대 라이트 커맨드에 해당하는 프로그램 동작, 리드 커맨드에 해당하는 리드 동작, 이레이즈 커맨드(erase command)에 해당하는 이레이즈 동작, 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등을 수행할 수 있다.
그리고, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 메모리 장치(150)의 메모리 블록들(152,154,156,250)에서 임의의 메모리 블록에 저장된 데이터를 다른 임의의 메모리 블록으로 카피(copy)하여 처리하는 동작, 일 예로 가비지 컬렉션(GC: Garbage Collection) 동작, 메모리 장치(150)의 메모리 블록들(152,154,156,250) 간 또는 메모리 블록들(152,154,156,250)에 저장된 데이터 간을 스왑(swap)하여 처리하는 동작, 일 예로 웨어 레벨링(WL: Wear Leveling) 동작, 컨트롤러(130)에 저장된 맵 데이터를 메모리 장치(150)의 메모리 블록들(152,154,156,250)로 저장하는 동작, 일 예로 맵 플러시(map flush) 동작, 또는 메모리 장치(150)에 대한 배드 관리(bad management)하는 동작, 일 예로 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156,250)에서 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 동작 등을 포함한다.
또한, 본 발명의 실시 예에 따른 메모리 시스템에서는, 일 예로, 컨트롤러(130)가, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 복수의 커맨드 동작들, 예컨대 복수의 라이트 커맨드들에 해당하는 복수의 프로그램 동작들, 복수의 리드 커맨드들에 해당하는 복수의 리드 동작들, 및 복수의 이레이즈 커맨드들에 해당하는 복수의 이레이즈 동작들을 메모리 장치(150)에서 수행할 경우, 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널(channel)들(또는 웨이(way)들)에서, 최상(best)의 채널들(또는 웨이들)을 결정한 후, 최상의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 커맨드들 해당하는 메모리 다이들로 전송하며, 또한 커맨드들에 해당하는 커맨드 동작들을 수행한 메모리 다이들로부터 커맨드 동작들의 수행 결과들을, 최상의 채널들(또는 웨이들)을 통해, 수신한 후, 커맨드 동작들의 수행 결과들을 호스트(120)로 제공한다. 특히, 본 발명의 실시 예에 따른 메모리 시스템에서는, 호스트(102)로부터 복수의 커맨드들을 수신할 경우, 메모리 장치(150)의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)의 상태를 확인한 후, 채널들(또는 웨이들)의 상태에 상응하여 최상의 전송 채널들(또는 전송 웨이들)을 결정하며, 최상의 전송 채널들(또는 전송 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들을 해당하는 메모리 다이들로 전송한다. 또한, 본 발명의 실시 예에 따른 메모리 시스템에서는, 호스트(102)로부터 수신된 복수의 커맨드들을 해당하는 커맨드 동작들을 메모리 장치(150)의 메모리 다이들에서 수행한 후, 메모리 장치(150)의 메모리 다이들에 연결된 복수의 채널들(또는 웨이들)에서, 채널들(또는 웨이들)의 상태에 상응한 최상의 수신 채널들(또는 수신 웨이들)을 통해, 커맨드 동작들에 대한 수행 결과들을, 메모리 장치(150)의 메모리 다이들로부터 수신하며, 메모리 장치(150)의 메모리 다이들로부터 수신된 수행 결과들을, 호스트(102)로부터 수신된 복수의 커맨드들에 대한 응답으로, 호스트(102)로 제공한다.
여기서, 컨트롤러(130)는, 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)의 상태를 확인, 예컨대 채널들(또는 웨이들)의 비지(busy) 상태, 레디(ready) 상태, 액티브(active) 상태, 아이들(idle) 상태, 정상(normal) 상태, 비정상(abnormal) 상태 등을 확인한 후, 채널들(또는 웨이들)의 상태에 따라 최상의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들을, 해당하는 메모리 다이들로 전송, 다시 말해 최상의 전송 채널들(또는 전송 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들의 수행을, 해당하는 메모리 다이들로 요청한다. 또한, 컨트롤러(130)는, 최상의 전송 채널들(또는 전송 웨이들)을 통한 커맨드 동작들의 수행 요청에 상응하여, 해당하는 메모리 다이들로부터 커맨드 동작들의 수행 결과들을 수신하며, 이때 채널들(또는 웨이들)의 상태에 따라 최상의 채널들(또는 웨이들), 다시 말해 최상의 수신 채널들(또는 수신 웨이들)을 통해, 커맨드 동작들의 수행 결과들을 수신한다. 그리고, 컨트롤러(130)는, 최상의 전송 채널들(또는 전송 웨이들)을 통해 전송되는 커맨드들의 디스크립터(descriptor)와, 최상의 수신 채널들(또는 수신 웨이들)을 통해 수신되는 수행 결과들의 디스크립터 간을, 매칭(matching)한 후, 호스트(102)로부터 수신된 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 호스트(102)로 제공한다.
여기서, 커맨드들의 디스크립터에는, 커맨드들에 해당하는 데이터 정보 또는 위치 정보, 예컨대 라이트 커맨드들 또는 리드 커맨드들에 해당하는 데이터의 어드레스(일 예로, 데이터의 논리적 페이지 번호) 또는 데이터가 저장된 위치의 어드레스(일 예로, 메모리 장치(150)의 물리적 페이지 정보) 등, 및 커맨드들이 전송된 전송 채널들(또는 전송 웨이들)의 지시 정보, 예컨대 전송 채널들(또는 전송 웨이들)의 식별자(일 예로, 채널 번호(또는 웨이 번호)) 등이 포함될 수 있다. 또한, 수행 결과들의 디스크립터에는, 수행 결과들에 해당하는 데이터 정보 또는 위치 정보, 예컨대 라이트 커맨드들에 해당하는 프로그램 동작들의 데이터 또는 리드 커맨드들에 해당하는 리드 동작들의 데이터에 대한 어드레스(일 예로, 데이터에 대한 논리적 페이지 번호) 또는 프로그램 동작들 또는 리드 동작들이 수행된 위치의 어드레스(일 예로, 메모리 장치(150)의 물리적 페이지 정보) 등, 및 커맨드 동작들이 요청된 채널들(또는 웨이들), 다시 말해 커맨드들이 전송된 전송 채널들(또는 전송 웨이들)의 지시 정보, 예컨대 전송 채널들(또는 전송 웨이들)의 식별자(일 예로, 채널 번호(또는 웨이 번호)) 등이 포함될 수 있다. 아울러, 커맨드들의 디스크립터 및 수행 결과들의 디스크립터에 포함된 정보들, 예컨대 데이터 정보, 위치 정보, 또는 채널들(또는 웨이들)의 지시 정보는, 컨텍스트(context) 형태 또는 태그(tag) 형태로, 디스크립터에 포함될 수 있다.
즉, 본 발명의 실시 예에 따른 메모리 시스템(110)에서는, 호스트(102)로부터 수신되는 복수의 커맨드들, 및 커맨드들에 해당하는 복수의 커맨드 동작들의 수행 결과들을, 메모리 장치(150)의 메모리 다이들에 연결된 복수의 채널들(또는 웨이들)에서, 최상의 채널들(또는 웨이들)을 통해, 송수신한다. 특히, 본 발명의 실시 예에 따른 메모리 시스템(110)에서는, 메모리 장치(150)의 메모리 다이들에 연결된 복수의 채널들(또는 웨이들)의 상태에 상응하여, 커맨드들이 메모리 장치(150)의 메모리 다이들로 전송되는 전송 채널들(또는 전송 웨이들)과, 커맨드 동작들의 수행 결과들이 메모리 장치(150)의 메모리 다이들로부터 수신되는 수신 채널들(또는 수신 웨이들)을, 각각 독립적으로 관리한다. 예컨대, 메모리 시스템(110)에서의 컨트롤러(130)는, 복수의 채널들(또는 웨이들)의 상태에 상응하여, 복수의 채널들(또는 웨이들)에서, 제1커맨드가 전송되는 전송 채널(또는 전송 웨이)과, 제1커맨드에 해당하는 제1커맨드 동작의 수행 결과가 수신되는 수신 채널(또는 수신 웨이)을, 각각 독립적인 최상의 채널들(또는 웨이들)로 결정, 일 예로 전송 채널(또는 전송 웨이)을 제1최상의 채널(또는 웨이)로 결정하고, 수신 채널(또는 수신 웨이)을 제1최상의 채널(또는 웨이)로 결정하거나 제2최상의 채널(또는 웨이)로 결정한 후, 각각 독립적인 최상의 채널들(또는 웨이들)을 통해, 제1커맨드의 전송과, 제1커맨드 동작의 수행 결과의 수신을, 각각 수행한다.
그러므로, 본 발명의 실시 예에 따른 메모리 시스템(110)에서는, 메모리 장치(150)의 복수의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)을 보다 효율적으로 사용하며, 특히 각각 독립적인 최상의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들과, 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 각각 송수신함으로써, 메모리 시스템(110)의 동작 성능을 보다 향상시킬 수 있다. 여기서, 후술할 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 시스템(110)의 메모리 장치(150)에 포함된 메모리 다이들에 대한 복수의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들과, 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 송수신하는 경우를 일 예로 하여 설명하지만, 컨트롤러(130) 및 메모리 장치(150)를 각각 포함한 복수의 메모리 시스템들에서, 각각의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들과, 커맨드들에 해당하는 커맨드 동작들을 각각의 메모리 시스템들에서 수행한 이후의 수행 결과들을, 송수신하는 경우에도 동일하게 적용될 수 있다.
이하에서는, 도 2 내지 도 4를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(BLK(Block)0)(152), 블록1(BLK1)(154), 블록2(BLK2)(156), 및 블록N-1(BLKN-1)(250)을 포함하며, 각각의 블록들(152,154,156,250)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리 블록들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
메모리 장치(150)는 단일 레벨 셀 메모리 블록보다 다중 레벨 셀 메모리 블록에 더 많은 양의 데이터를 저장할 수 있다. 다만, 메모리 장치(150)는 다중 레벨 셀 메모리 블록을 활용하여 데이터를 처리하는 것보다 단일 레벨 셀 메모리 블록을 활용하여 더 신속하게 데이터를 처리할 수 있다. 즉, 단일 레벨 셀 메모리 블록과 다중 레벨 셀 메모리 블록은 서로 다른 장단점을 가지고 있다. 그렇기 때문에, 프로세서(134)는, 신속한 데이터 처리가 필요한 경우, 단일 레벨 셀 메모리 블록에 데이터를 프로그램하도록 메모리 장치(150)를 제어할 수 있다. 반면에, 많은 양의 저장 공간이 필요한 경우, 프로세서(134)는 다중 레벨 셀 메모리 블록에 데이터를 프로그램하도록 메모리 장치(150)를 제어할 수 있다. 결과적으로, 상황에 따라서 프로세서(134)는 데이터가 저장될 메모리 블록의 종류를 결정할 수 있다.
이하에서는, 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.
그리고, 각각의 블록들(152,154,156,250)은, 프로그램 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
다음으로, 도 3을 참조하면, 메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들은 메모리 셀 어레이(330)로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 3은, 낸드 플래시 메모리 셀로 구성된 각 메모리 셀 어레이(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 복수의 메모리 블록은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다.
그리고, 메모리 장치(150)의 전압 공급 회로(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급 회로(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(150)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
또한, 메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 4에 도시한 바와 같이, 3차원 입체 스택 구조의 비휘발성 메모리 장치로 구현될 수 있으며, 3차원 구조로 구현될 경우, 복수의 메모리 블록들(BLK0 to BLKN-1)을 포함할 수 있다. 여기서, 도 4는, 도 1에 도시한 메모리 장치(150)의 메모리 블록들을 보여주는 블록도로서, 각각의 메모리 블록들은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각각의 메모리 블록들은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
그리고, 메모리 장치(150)에 포함된 각 메모리 셀 어레이(330)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
즉, 메모리 장치(150)의 복수의 메모리 블록들에서 각 메모리 셀 어레이 (330)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 메모리 셀 어레이 (330)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들에서 각 메모리 셀 어레이(330)에는 복수의 메모리 셀들이 구현될 수 있다.
도 5 내지 도 6은 본 발명의 실시예에 따른 메모리 시스템에서 복수의 커맨드들에 해당하는 복수의 커맨드 동작들을 수행할 경우의 일 예를 개략적으로 나타내는 도면이다.
도 5를 참조하면, 컨트롤러(130)는, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들을 수행, 예컨대 호스트(102)로부터 수신된 복수의 라이트 커맨드들에 해당하는 프로그램 동작들을 수행하며, 이때 라이트 커맨드들에 해당하는 유저 데이터를, 메모리 장치(150)의 메모리 블록들(152,154,156,158,160,162,164,166)에 프로그램하여 저장하며, 또한 메모리 블록들(152,154,156,158,160,162,164,166)로의 프로그램 동작에 상응하여, 유저 데이터에 대한 메타 데이터를 생성 및 업데이트한 후, 메모리 장치(150)의 메모리 블록들(152,154,156,158,160,162,164,166)에 저장한다.
여기서, 컨트롤러(130)는, 유저 데이터가 메모리 장치(150)의 (152,154,156,158,160,162,164,166)에 포함된 페이지들에 저장됨을 지시하는 정보, 예컨대 제1맵 데이터와 제2맵 데이터를 생성 및 업데이트, 다시 말해 제1맵 데이터의 논리적 세그먼트들, 즉 L2P 세그먼트들과, 제2맵 데이터의 물리적 세그먼트들, 즉 P2L 세그먼트들을, 생성 및 업데이트한 후, 메모리 장치(150)의 메모리 블록들(152,154,156,158,160,162,164,166)에 포함된 페이지들에 저장한다.
예컨대, 컨트롤러(130)는, 호스트(102)로부터 수신된 라이트 커맨드들에 해당하는 유저 데이터를, 컨트롤러(130)의 메모리(144)에 포함된 제1버퍼(510)에 캐싱(caching) 및 버퍼링(buffering), 즉 유저 데이터의 데이터 세그먼트들(512)을 데이터 버퍼/캐시인 제1버퍼(510)에 저장한 후, 제1버퍼(510)에 저장된 데이터 세그먼트들(512)을, 메모리 장치(150)의 메모리 블록들(152,154,156,158,160,162,164,166)에 포함된 페이지들에 저장한다. 그리고, 컨트롤러(130)는, 호스트(102)로부터 수신된 라이트 커맨드들에 해당하는 유저 데이터의 데이터 세그먼트들(512)이, 메모리 장치(150)의 메모리 블록들(152,154,156,158,160,162,164,166)에 포함된 페이지들에 프로그램되어 저장됨에 따라, 제1맵 데이터와 제2맵 데이터를 생성 및 업데이트하여, 컨트롤러(130)의 메모리(144)에 포함된 제2버퍼(520)에 저장, 즉 유저 데이터에 대한 제1맵 데이터의 L2P 세그먼트들(522)과 제2맵 데이터의 P2L 세그먼트들(524)을, 맵 버퍼/캐시인 제2버퍼(520)에 저장한다. 여기서, 컨트롤러(130)의 메모리(144)에서 제2버퍼(520)에는, 전술한 바와 같이, 제1맵 데이터의 L2P 세그먼트들(522)과 제2맵 데이터의 P2L 세그먼트들(524)이 저장되거나, 제1맵 데이터의 L2P 세그먼트들(522)에 대한 맵 리스트와, 제2맵 데이터의 P2L 세그먼트들(524)에 대한 맵 리스트가 저장될 수 있다. 아울러, 컨트롤러(130)는, 제2버퍼(520)에 저장된 제1맵 데이터의 L2P 세그먼트들(522)과 제2맵 데이터의 P2L 세그먼트들(524)을, 메모리 장치(150)의 메모리 블록들(152,154,156,158,160,162,164,166)에 포함된 페이지들에 저장한다.
또한, 컨트롤러(130)는, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들을 수행, 예컨대 호스트(102)로부터 수신된 복수의 리드 커맨드들에 해당하는 리드 동작들을 수행하며, 이때 리드 커맨드들에 해당하는 유저 데이터의 맵 세그먼트들, 예컨대 제1맵 데이터의 L2P 세그먼트들(522)과 제2맵 데이터의 P2L 세그먼트들(524)을, 제2버퍼(520)에 로딩하여 확인한 후, 메모리 장치(150)의 메모리 블록들(152,154,156,158,160,162,164,166)에서 해당하는 메모리 블록들의 페이지에 저장된 유저 데이터를 리드하며, 리드된 유저 데이터의 데이터 세그먼트들(512)을, 제1버퍼(510)에 저장한 후, 호스트(102)로 제공한다.
아울러, 컨트롤러(130)는, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들을 수행, 예컨대 호스트(102)로부터 수신된 복수의 이레이즈 커맨드들에 해당하는 이레이즈 동작들을 수행하며, 이때 이레이즈 커맨드들에 해당하는 메모리 블록들을, 메모리 장치(150)의 메모리 블록들(152,154,156,158,160,162,164,166)에서 확인한 후, 확인된 메모리 블록들에 대해 이레이즈 동작을 수행한다.
또한, 도 6을 참조하면, 메모리 장치(150)는, 복수의 메모리 다이(memory die)들, 예컨대 메모리 다이0(610), 메모리 다이1(630), 메모리 다이2(650), 메모리 다이3(670)을 포함하며, 각각의 메모리 다이들(610,630,650,670)은, 복수의 플레인(plane)들을 포함, 예컨대 메모리 다이0(610)은, 플레인0(612), 플레인1(616), 플레인2(620), 플레인3(624)을 포함하고, 메모리 다이1(630)은, 플레인0(632), 플레인1(636), 플레인2(640), 플레인3(644)을 포함하며, 메모리 다이2(650)는, 플레인0(652), 플레인1(656), 플레인2(660), 플레인3(664)을 포함하고, 메모리 다이3(670)은, 플레인0(672), 플레인1(676), 플레인2(680), 플레인3(684)을 포함한다. 그리고, 메모리 장치(150)에 포함된 메모리 다이들(610,630,650,670)에서의 각 플레인들(612,616,620,624,632,636,640,644,652,656,660,664,672,676,680,684)은, 복수의 메모리 블록들(614,618,622,626,634,638,642,646,654,658,662,666,674,678,682,686)을 포함, 예컨대 앞서 도 2에서 설명한 바와 같이, 복수의 페이지들, 예컨대 2M개의 페이지들(2M Pages)을 포함하는 N개의 블록들(Block0, Block1, …Block N-1)을 포함한다. 아울러, 메모리 장치(150)는, 각각의 메모리 다이들(610,630,650,670)에 대응하는 복수의 버퍼들, 예컨대 메모리 다이0(610)에 대응하는 버퍼0(628), 메모리 다이1(630)에 대응하는 버퍼1(648), 메모리 다이2(650)에 대응하는 버퍼2(668), 및 메모리 다이3(670)에 대응하는 버퍼3(688)을 포함한다.
그리고, 메모리 장치(150)에 포함된 버퍼들(628,648,668,688)에는, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들을 수행할 경우, 커맨드 동작들에 상응하는 데이터가 저장된다. 예컨대, 프로그램 동작들을 수행할 경우에는, 프로그램 동작들에 상응하는 데이터가 버퍼들(628,648,668,688)에 저장된 후, 메모리 다이들(610,630,650,670)의 메모리 블록들에 포함된 페이지들에 저장되며, 리드 동작들을 수행할 경우에는, 리드 동작들에 상응하는 데이터가 메모리 다이들(610,630,650,670)의 메모리 블록들에 포함된 페이지들에서 리드되어 버퍼들(628,648,668,688)에 저장된 후, 컨트롤러(130)를 통해 호스트(102)로 제공된다.
여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 장치(150)에 포함된 버퍼들(628,648,668,688)이 각각 대응하는 메모리 다이들(610,630,650,670)의 내부에 존재하는 것을 일 예로 하여 설명하지만, 각각 대응하는 메모리 다이들(610,630,650,670)의 외부에 존재할 수도 있으며, 또한 버퍼들(628,648,668,688)은, 각 메모리 다이들(610,630,650,670)에서 각 플레인들(612,616,620,624,632,636,640,644,652,656,660,664,672,676,680,684) 또는 각 메모리 블록들(614,618,622,626,634,638,642,646,654,658,662,666,674,678,682,686)에 대응할 수도 있다. 그리고, 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 장치(150)에 포함된 버퍼들(628,648,668,688)이, 앞서 도 3에서 설명한 바와 같이, 메모리 장치(150)에 포함된 복수의 페이지 버퍼(322,324,326)들인 것을 일 예로 설명하지만, 메모리 장치(150)에 포함된 복수의 캐시들 또는 복수의 레지스터(register)들이 될 수도 있다.
도 7은 본 발명의 실시예에 따른 메모리 시스템에서 사용되는 슈퍼 메모리 블록의 개념을 나타내는 도면이다.
도 7을 참조하면, 도 1을 참조하여 본 발명의 실시예에 따른 메모리 시스템(110)의 구성요소 중 메모리 장치(150)에 포함된 구성요소가 구체적으로 도시된 것을 알 수 있다.
메모리 장치(150)는, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 포함한다.
또한, 메모리 장치(150)는, 제0 채널(CH0)을 통해 데이터를 입/출력할 수 있는 첫 번째 메모리 다이(DIE0)과 두 번째 메모리 다이(DIE1)을 포함한다.
도 7은 복수의 다이 중의 일부와 복수의 채널 중의 일부만이 도시된 것으로 본 발명의 일 실시예에 따르면 메모리 장치(150)는 제1 채널(CH0)을 통해 데이터를 입/출력할 수 있는 세번째 다이(DIE2, 미도시)와 네번째 다이(DIE3, 미도시)를 포함할 수 있다.
이때, 웨이0(WAY0)과 웨이1(WAY1)은 인터리빙(interleaving) 방식으로 데이터를 입/출력할 수 있다.
또한, 첫 번째 메모리 다이(DIE0)는, 웨이0(WAY0)을 공유하여 인터리빙 방식으로 데이터를 입/출력할 수 있는 다수의 플레인(PLANE00, PLANE01)들을 포함한다.
또한, 두 번째 메모리 다이(DIE1)는, 웨이1(WAY1)을 공유하여 인터리빙 방식으로 데이터를 입/출력할 수 있는 다수의 플레인(PLANE10, PLANE11)들을 포함한다.
또한, 첫 번째 메모리 다이(DIE0)의 첫 번째 플레인(PLANE00)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N) 중 예정된 개수의 메모리 블록(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N)을 포함한다.
또한, 첫 번째 메모리 다이(DIE0)의 두 번째 플레인(PLANE01)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N) 중 예정된 개수의 메모리 블록(BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N)을 포함한다.
또한, 두 번째 메모리 다이(DIE1)의 첫 번째 플레인(PLANE10)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)중 예정된 개수의 메모리 블록(BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N)을 포함한다.
또한, 두 번째 메모리 다이(DIE1)의 두 번째 플레인(PLANE11)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N) 중 예정된 개수의 메모리 블록(BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 포함한다.
이와 같이. 메모리 장치(150)에 포함된 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)은, 같은 경로 또는 같은 채널을 사용하는 것과 같은 '물리적인 위치'에 따라 구분될 수 있다.
참고로, 도 7에서는 메모리 장치(150)에 2개의 메모리 다이(DIE0, DIE1)가 포함되고, 각각의 메모리 다이(DIE0, DIE1)마다 2개의 플레인(PLANE00, PLANE01 / PLANE10, PLANE11)이 포함되며, 각각의 플레인(PLANE00, PLANE01 / PLANE10, PLANE11)마다 예정된 개수의 메모리 블록(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N / BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N / BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N / BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)이 포함되는 것으로 예시되어 있는데, 이는 어디까지나 하나의 실시예일 뿐이다. 실제로는, 설계자의 선택에 따라 메모리 장치(150)에 2개보다 더 많거나 더 적은 개수의 메모리 다이가 포함될 수 있고, 각각의 메모리 다이에도 2개보다 더 많거나 더 적은 개수의 플레인이 포함될 수 있다. 물론, 각각의 플레인에 포함되는 메모리 블록의 개수인 '예정된 개수'도 설계자의 선택에 따라 얼마든지 조정가능하다.
한편, 메모리 장치(150)에 포함된 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 다수의 메모리 다이(DIE0, DIE1) 또는 다수의 플레인(PLANE00, PLANE01 / PLANE10, PLANE11)과 같은 '물리적인 위치'로 구분하는 방식과는 별개로 컨트롤러(130)는, 다수의 메모리 블록들 중 동시에 선택되어 동작하는 것을 기준으로 구분하는 방식을 사용할 수 있다. 즉, 컨트롤러(130)는, '물리적인 위치'의 구분방식을 통해 서로 다른 다이 또는 서로 다른 플레인으로 구분되었던 다수의 메모리 블록들을 동시에 선택 가능한 블록들끼리 그룹화하여 슈퍼 메모리 블록(super memory block)들로 구분하여 관리할 수 있다. 이때, '동시에 선택'이라는 것은 '병렬적인 선택'을 의미할 수 있다.
이렇게, 컨트롤러(130)에서 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 슈퍼 메모리 블록들로 구분하여 관리하는 방식은, 설계자의 선택에 따라 여러 가지 방식이 존재할 수 있는데, 여기에서는 세 가지 방식을 예시하도록 하겠다.
첫 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 첫 번째 플레인(PLANE00)에서 임의의 하나의 메모리 블록(BLOCK000)과, 두 번째 플레인(PLANE01)에서 임의의 하나의 메모리 블록(BLOCK010)을 그룹화하여 하나의 슈퍼 메모리 블록(A1)으로 관리하는 방식이다. 첫 번째 방식을 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 두 번째 메모리 다이(DIE1)에 적용하면, 컨트롤러(130)는, 두 번째 메모리 다이(DIE1)의 첫 번째 플레인(PLANE10)에서 임의의 하나의 메모리 블록(BLOCK100)과, 두 번째 플레인(PLANE11)에서 임의의 하나의 메모리 블록(BLOCK110)을 그룹화하여 하나의 슈퍼 메모리 블록(A2)으로 관리할 수 있다.
두 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 첫 번째 플레인(PLANE00)에 포함된 임의의 하나의 메모리 블록(BLOCK002)과, 두 번째 메모리 다이(DIE1)의 첫 번째 플레인(PLANE10)에 포함된 임의의 하나의 메모리 블록(BLOCK102)를 그룹화하여 하나의 슈퍼 메모리 블록(B1)으로 관리하는 방식이다. 두 번째 방식을 다시 적용하면, 컨트롤러(130)는, 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 두 번째 플레인(PLANE01)에 포함된 임의의 하나의 메모리 블록(BLOCK012)과, 두 번째 메모리 다이(DIE1)의 두 번째 플레인(PLANE11)에 포함된 임의의 하나의 메모리 블록(BLOCK112)를 그룹화하여 하나의 슈퍼 메모리 블록(B2)으로 관리할 수 있다.
세 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 첫 번째 플레인(PLANE00)에 포함된 임의의 하나의 메모리 블록(BLOCK001)과, 첫 번째 메모리 다이(DIE0)의 두 번째 플레인(PLANE01)에 포함된 임의의 하나의 메모리 블록(BLOCK011)과, 두 번째 메모리 다이(DIE1)의 첫 번째 플레인(PLANE10)에 포함된 임의의 하나의 메모리 블록(BLOCK101), 및 두 번째 메모리 다이(DIE1)의 두 번째 플레인(PLANE11)에 포함된 임의의 하나의 메모리 블록(BLOCK111)을 그룹화하여 하나의 슈퍼 메모리 블록(C)으로 관리하는 방식이다.
참고로, 슈퍼 메모리 블록에 포함되는 동시에 선택 가능한 메모리 블록들은, 인터리빙 방식, 예컨대, 채널 인터리빙(channel interleaving) 방식 또는 메모리 다이 인터리빙(memory die interleaving) 방식 또는 메모리 칩 인터리빙(memory chip interleaving) 방식 또는 경로 인터리빙(way interleaving) 방식 등을 통해 실질적으로 동시에 선택될 수 있다.
도 8은 컨트롤러의 메모리와 메모리 장치의 페이지 버퍼를 사용하여 메모리 장치로부터 데이터를 리드하거나 메모리 장치에 프로그램 할 데이터를 저장하는 것을 나타내는 도면이다.
도 8은 설명을 간략히 하기 위하여 블록을 포함하는 플레인이 별도로 도시되지 않았으며, 컨트롤러(130)의 메모리(144)와 메모리 장치(150)의 각 다이에 포함된 페이지 버퍼를 사용하여 메모리 장치(150)로부터 데이터를 리드하거나 메모리 장치(150)에 프로그램할 데이터를 저장하는 것을 나타낸다.
도 8을 참조하면, 컨트롤러(130)의 메모리(144)는 맵 데이터를 저장하는 맵 데이터 영역(145), 유저 데이터를 저장하는 유저 데이터 영역(146) 및 시스템 데이터를 저장하는 시스템 데이터 영역(147)을 포함할 수 있으며 각각의 데이터는 메모리 장치(150)의 각 다이에 포함된 페이지 버퍼를 통하여 컨트롤러(130)의 메모리(144)로 전달되거나 컨트롤러(130)의 메모리(144)를 통하여 각 다이의 페이지 버퍼(628,648,668,688)로 전달될 수 있다. 즉, 메모리 장치(150)의 프로그램 동작시에는 컨트롤러(130)의 메모리(144)에 저장된 데이터가 페이지 버퍼(628,648,668,688)에 저장되며, 리드 동작시에는 메모리 장치(150)의 블록으로부터 읽어들인 데이터가 페이지 버퍼(628,648,668,688)에 저장된 후, 컨트롤러(130)의 메모리(144)로 전달된다. 이하에서는 컨트롤러(130)의 메모리(144)를 캐시 메모리(144)로 지칭한다.
현재 캐시 메모리(144)는 전체가 사용중이며 가비지 컬렉션을 위한 버퍼 공간이 존재하지 않으므로 가비지 컬렉션을 수행하기 위한 버퍼 공간을 확보하기 위해서는 맵 데이터 또는 유저 데이터를 삭제한 후 버퍼 공간을 확보해야 하며, 맵 데이터를 삭제하고 버퍼 공간을 확보하는 경우 가비지 컬렉션을 수행한 후에 맵 데이터를 메모리 장치(150)로부터 다시 리드해서 저장해야 하고, 유저 데이터를 삭제하고 가비지 컬렉션 버퍼(148) 공간을 확보하는 경우 유저 데이터를 메모리 장치(150)에 프로그램한 후에 가비지 컬렉션을 수행하고, 다시 프로그램된 유저 데이터를 메모리 장치(150)로부터 리드해야 하므로 많은 시간 지연(latency)이 발생할 수 있다.
또한 별도의 가비지 컬렉션을 위한 캐시 메모리를 장착하는 것은 메모리 시스템의 크기가 확장되고 비용이 증가할 수 있다.
도 9(a) 내지 9(g)는 본 발명의 일 실시예에 따른 메모리 장치(150)의 페이지 버퍼를 이용한 가비지 컬렉션 동작을 나타내는 도면이다.
도 9(a) 내지 도 9(g)에서는 설명의 편의를 위하여 블록을 구성하는 플레인을 별도로 도시하지는 않았으나, 본 발명은 플레인의 개수와 관계없이 적용될 수 있음은 물론이다. 즉, 하나의 다이는 복수개의 플레인을 포함할 수 있으며, 하나의 플레인은 멀티 비트 셀의 데이터 비트 수에 따른 페이지 버퍼를 포함할 수 있다. 예를 들어, 메모리 장치(150)의 멀티 비트 셀이 3비트의 데이터 비트를 포함하고, 하나의 다이에 2개의 플레인을 포함한다고 가정하면, 각각의 플레인은 3개의 페이지 버퍼, 즉 LSB 페이지 버퍼, CSB 페이지 버퍼 및 MSB 페이지 버퍼를 포함할 수 있다.
또한 도 9(a) 내지 도 9(g)에서는 본 발명의 실시예로서 가비지 컬렉션을 수행하는 것이 기술되었으나 이는 본 발명의 일 실시예이며, 본 발명이 이에 국한되지 않는 것은 물론이다.
즉, 본 발명은 가비지 컬렉션 뿐만 아니라 웨어 레벨링(Wear Leveling) 또는 리드 리클레임(Read Reclaim) 등에도 적용될 수 있다.
도 9(a)를 참조하면, 컨트롤러(130)는 메모리 장치(150)의 페이지 버퍼(728,748,768,788)를 이용하여 가비지 컬렉션을 위한 버퍼 공간을 확보할 수 있다. 구체적으로, 컨트롤러(130)는 캐시 메모리(144)의 맵 데이터 영역(145)에 저장된 맵 데이터 일부와 유저 데이터 영역(146)에 저장된 유저 데이터 일부를 메모리 장치(150)의 페이지 버퍼(728,748,768,788)에 저장하여 가비지 컬렉션을 위한 버퍼 공간인 가비지 컬렉션 버퍼(148)로 확보할 수 있다.
이 때 캐시 메모리(144)의 데이터를 저장하기 위한 메모리 장치(150)의 페이지 버퍼(728,748,768,788)는 멀티 레벨 셀의 LSB(Least Significant Bit), CSB(Central Significant Bit) 및 MSB(Most Significant Bit)에 대한 데이터를 저장하는 페이지 버퍼(728,748,768,788)를 포함하며, 본 발명에서는 멀티 레벨 셀이 3비트 데이터를 저장하는 실시예를 기술하였으나 다만 본 발명이 이에 한정되는 것은 아니고 멀티 레벨 셀이 2비트 데이터를 저장하거나 4비트 데이터 이상을 저장하는 경우의 페이지 버퍼(728,748,768,788)도 포함한다.
이하에서는 멀티 레벨 셀이 3비트 데이터를 저장하는 경우를 중심으로 기술하며, 이 때의 페이지 버퍼를 LSB 페이지 버퍼, CSB 페이지 버퍼 및 MSB 페이지 버퍼라고 지칭하기로 한다.
메모리 장치(150)가 멀티 레벨 셀로 구성되는 경우, 메모리 장치(150)는 멀티 레벨 셀에 대하여 원-샷(One Shot) 프로그램을 수행할 수 있으며, 원-샷 프로그램은 다수의 비트 데이터를 한 번의 프로그램 동작을 통해 멀티 레벨 셀에 프로그램하는 동작을 의미한다.
메모리 장치(150)는 멀티 레벨 셀을 구성하는 모든 페이지 버퍼가 채워지는 경우 원-샷 프로그램을 수행할 수 있으며, 일부 페이지 버퍼에만 캐시 메모리(144)의 데이터를 채우고 프로그램을 수행하지 않을 수 있다. 즉, 일부 페이지 버퍼는 캐시 메모리(144)의 데이터를 저장하기 위한 용도로 사용될 수 있다. 또한 각각의 플레인 또는 다이는 데이터 저장부로서 기능할 수 있다. 예를 들어 다이0(710), 다이1(730), 다이2(750) 및 다이3(770)은 각각 하나의 데이터 저장부로서 기능할 수 있다.
또한 본 발명의 다른 실시예에서는 하나의 데이터 저장부는 복수의 다이 또는 복수의 플레인을 포함할 수 있다. 즉 하나의 데이터 저장부는 적어도 하나의 다이 또는 적어도 하나의 플레인을 포함할 수 있다.
도 9(b)는 메모리 장치(150)의 페이지 버퍼에 데이터를 저장한 후, 각 다이의 블록에 저장된 데이터를 가비지 컬렉션을 위한 버퍼로 리드하는 것을 나타내는 도면이다.
도 9(b)를 참조하면, 메모리 장치(150)는 일부 페이지 버퍼에만 데이터가 채워지는 경우, 예를 들어 LSB 페이지 버퍼 또는 CSB 페이지 버퍼에만 데이터가 채워지는 경우에는 원-샷 프로그램은 수행할 수 없으나, 나머지 페이지 버퍼를 이용하여 리드 동작의 수행은 가능하므로, 전체 다이에 대하여 인터리빙 방식으로 가비지 컬렉션을 수행하기 위한 유효 데이터를 리드하여 가비지 컬렉션 버퍼(148)에 저장할 수 있다.
즉, 도 9(b)와 같이 캐시 메모리(144)에 저장된 데이터가 다이 2 및 다이 3에 대응하는 LSB 페이지 버퍼 및 CSB 페이지 버퍼에 채워지는 경우, 다이 2 및 다이 3의 유효 데이터는 다이 2 와 다이 3의 MSB 페이지 버퍼를 거쳐 가비지 컬렉션 버퍼(148)에 저장될 수 있다.
또한 가비지 컬렉션을 수행하기 위하여 메모리 장치(150)는 다이 0의 블록 1의 페이지 1의 유효 데이터를 가비지 컬렉션 버퍼(148)에 저장하며, 다이 1의 블록 0의 페이지 2의 유효 데이터를 가비지 컬렉션 버퍼(148)에 저장할 수 있다. 이 경우 다이 2 및 다이 3의 예와는 달리 다이 0 및 다이 1의 유효 데이터는 다이 0 및 다이 1의 모든 비트 페이지 버퍼가 이용되어 저장된 후 가비지 컬렉션 버퍼(148)에 저장될 수 있다.
또한 메모리 장치(150)는 다이 2의 블록 1의 페이지 1의 유효 데이터를 가비지 컬렉션 버퍼(148)에 저장하고, 다이 3의 블록 1의 페이지 1의 유효 데이터를 가비지 컬렉션 버퍼(148)에 저장한다.
이와 같은 방식으로 메모리 장치(150)는 가비지 컬렉션 버퍼(148)를 다 채울 때까지 각 다이에서 유효 데이터를 읽어 들여 가비지 컬렉션 버퍼(148)에 저장할 수 있다.
메모리 장치(150)는 다이 2와 다이 3의 경우, 페이지 버퍼에 데이터가 존재하여 다이 2와 다이 3에는 프로그램 동작을 수행할 수 없으나 각 다이에 걸쳐서 동시에 리드 동작 수행은 가능하다. 즉, 메모리 장치(150)는 일부 페이지 버퍼에 데이터가 있더라도 풀-다이 인터리빙(full-die interleaving) 방식으로 다이 전체에 대하여 리드 동작을 수행할 수 있다.
메모리 장치(150)가 읽기 동작을 수행하는 경우, 메모리 장치(150)는 블록으로부터 읽어들인 유효 데이터를 캐시 메모리에서 이동한 데이터가 없는 페이지 버퍼에 저장한 후 캐시 메모리(144)의 가비지 컬렉션 버퍼(148)에 저장할 수 있다.
도 9(c)는 가비지 컬렉션 버퍼(148)에 저장된 데이터를 이용하여 일부 다이에 프로그램 동작이 수행되는 것을 나타내는 도면이다. 도 9(c)를 참조하면, 컨트롤러(130)는 캐시 메모리(144)의 가비지 컬렉션 버퍼(148)의 데이터를 다이 0과 다이 1의 페이지 버퍼(728, 748)에 저장하고, 페이지 버퍼(728, 748)에 저장된 데이터를 블록의 페이지에 프로그램 할 수 있다.
예를 들어, 캐시 메모리(144) 장치는 다이 0의 페이지 버퍼(728)에 저장된 데이터를 다이 0의 블록 0의 페이지 1에 프로그램 할 수 있으며, 다이 1의 페이지 버퍼(748)에 저장된 데이터를 다이 1의 블록 0의 페이지 1에 프로그램 할 수 있다. 이때, 다이 2와 다이 3의 페이지 버퍼는 일부 페이지 버퍼만 사용된다. 즉, LSB 페이지 버퍼와 CSB 페이지 버퍼에는 캐시 메모리(144)의 맵 데이터 영역(145) 또는 유저 데이터 영역(146)에서 이동된 일부 데이터가 저장되어 있으므로, 캐시 메모리(144) 장치는 다이 2와 다이 3에 대해서는 프로그램 동작을 수행할 수 없다.
이와는 달리 메모리 장치(150)가 다이 0과 다이 1의 페이지를 프로그램하는 경우 멀티 레벨 셀의 모든 비트에 대한 페이지 버퍼(728,748)를 사용하여 프로그램할 수 있다.
한편, 도 9(d)를 참조하면, 메모리 장치(150)는 다이 0 및 다이 1에 대한 프로그램을 완료하여, 다이 0의 블록 0의 페이지 0, 페이지 1 및 페이지 2가 프로그램 된 상태이며, 다이 1의 블록 0의 페이지 0, 페이지 1 및 페이지 2의 프로그램이 완료된 상태이다.
한편, 컨트롤러(130)는 동시에 각 다이의 동일한 블록을 리드하고 프로그램 할 수 있으며, 각 다이의 블록은 슈퍼블록 단위로 제어될 수 있다. 즉, 슈퍼블록은 도 7과 같이 각 다이의 동일한 위치의 블록 또는 다른 위치의 블록을 포함할 수 있다.
컨트롤러(130)는 슈퍼블록에 대하여 리드하고 프로그램 할 수 있으므로, 다이 2와 다이 3에 대해서도 프로그램을 수행할 수 있다. 하지만 이 경우, 다이 2와 다이 3의 페이지 버퍼에는 컨트롤러(130)의 캐시 메모리(144)에서 이동한 데이터가 저장되어 있으므로 메모리 장치(150)가 다이 2와 다이 3에 대하여 프로그램 동작을 수행하기 위해서는 다이 2와 다이 3의 페이지 버퍼에 저장된 데이터, 즉 캐시 메모리(144)의 데이터는 다이 0 또는 다이 1의 일부 페이지 버퍼로 이동되어야 한다.
도 9(d)를 참조하면, 컨트롤러(130)는 다이 2의 LSB페이지 버퍼 또는 CSB 페이지 버퍼에 저장된 데이터를 가비지 컬렉션 버퍼(148)에 저장한 후, 다시 다이 0 또는 다이 1의 페이지 버퍼(728,748)에 저장할 수 있다. 또한 컨트롤러(130)는 다이 3의 LSB페이지 버퍼 또는 CSB 페이지 버퍼에 저장된 데이터를 가비지 컬렉션 버퍼(148)에 저장한 후 다이 1 또는 다이 0의 페이지 버퍼(748,728)에 저장할 수 있다.
도 9(e)는 다이 2 및 다이 3의 프로그램 동작 수행을 위하여 각 다이에서 데이터를 리드하여 컨트롤러(130)의 가비지 컬렉션 버퍼(148)에 저장하는 것을 나타내는 도면이다.
전술한 바와 같이 메모리 장치(150)는 풀-다이 인터리빙을 통하여 각 다이에 대하여 동시에 리드 동작을 수행할 수 있으며, 읽어들인 데이터를 가비지 컬렉션 버퍼(148)에 저장할 수 있다. 예를 들어 메모리 장치(150)는 다이 0의 블록 1의 페이지 2의 유효 데이터를 리드하여 캐시 메모리(144)의 가비지 컬렉션 버퍼(148)에 저장할 수 있으며, 다이 1의 블록 1의 페이지 0의 유효 데이터를 리드하여 캐시 메모리(144)의 가비지 컬렉션 버퍼(148)에 저장할 수 있다.
즉 도 9(e)와 같이 다이 0 및 다이 1에 대응하는 LSB 페이지 버퍼 및 CSB 페이지 버퍼에 캐시 메모리(144)에서 이동한 데이터가 채워지는 경우, 다이 0 및 다이 1의 유효 데이터는 다이 0과 다이 1의 MSB 페이지 버퍼를 거쳐 가비지 컬렉션 버퍼(148)에 저장될 수 있다.
또한 메모리 장치(150)는 다이 2의 블록 1의 페이지 2의 유효 데이터를 리드하여 가비지 컬렉션 버퍼(148)에 저장할 수 있으며, 다이 3의 블록 1의 페이지 2의 유효 데이터를 리드하여 가비지 컬렉션 버퍼(148)에 저장할 수 있다. 다이 0 및 다이 1의 예와는 달리 다이 2 및 다이 3의 유효 데이터는 다이 2 및 다이 3의 모든 비트 페이지 버퍼가 이용되어 저장된 후 가비지 컬렉션 버퍼(148)에 저장될 수 있다.
도 9(f)는 다이 2와 다이 3에 대하여 프로그램 동작을 수행하는 것을 나타내는 도면이다. 도 9(f)를 참조하면 컨트롤러(130)는 가비지 컬렉션 버퍼(148)의 데이터를 다이 2의 모든 페이지 버퍼에 저장할 수 있다. 또한 컨트롤러(130)는 가비지 컬렉션 버퍼(148)의 데이터를 다이 3의 모든 페이지 버퍼에 저장할 수 있다. 컨트롤러(130)는 풀-다이 인터리빙을 통하여 다이 2 및 다이 3의 페이지 버퍼(768,788)에 프로그램 동작을 위한 데이터를 동시에 저장할 수 있으며, 메모리 장치(150)는 다이 2의 페이지 버퍼(768), 즉 LSB 페이지 버퍼, CSB 페이지 버퍼 및 MSB 페이지 버퍼에 저장된 데이터를 이용하여 다이 2에 대하여 프로그램 동작을 수행하고, 다이 3의 페이지 버퍼(788), 즉 LSB 페이지 버퍼, CSB 페이지 버퍼 및 MSB 페이지 버퍼에 저장된 데이터를 이용하여 다이 3에 대하여 프로그램 동작을 수행할 수 있다.
도 9(f)를 참조하면, 메모리 장치(150)는 다이 2의 페이지 버퍼(768), 즉 LSB 페이지 버퍼, CSB 페이지 버퍼 및 MSB 페이지 버퍼에 저장된 데이터를 이용하여 다이 2의 블록 0의 페이지 1을 프로그램하고, 다이 3의 페이지 버퍼(788), 즉 LSB 페이지 버퍼, CSB 페이지 버퍼 및 MSB 페이지 버퍼에 저장된 데이터를 이용하여 다이 3의 블록 0의 페이지 1을 프로그램 할 수 있으며, 다이 2와 다이 3에 대한 프로그램 동작은 동시에 수행될 수 있다.
도 9(g)는 가비지 컬렉션 동작이 완료된 후, LSB 페이지 버퍼 또는 CSB 페이지 버퍼에 저장되어 있던 데이터를 캐시 메모리(144)로 복구하는 것을 나타내는 도면이다.
도 9(g)를 참조하면, 도 9(g)는 슈퍼블록에 해당하는 각 다이의 동일한 위치의 블록, 즉 다이 0의 블록 0, 다이 1의 블록 0, 다이 2의 블록0 및 다이 3의 블록 0에 대하여 프로그램 동작을 수행하여 가비지 컬렉션 동작을 완료된 상태를 나타내며 이후, 메모리(144) 장치는 다이 0 및 다이 1의 LSB 페이지 버퍼 및 CSB 페이지 버퍼에 저장된 데이터를 컨트롤러(130)의 캐시 메모리(144)로 복구할 수 있다.
도 9(g)를 참조하면 메모리 장치(150)는 다이 0의 LSB 페이지 버퍼와 CSB 페이지 버퍼에 저장된 데이터와 다이 1의 LSB 페이지 버퍼와 CSB 페이지 버퍼에 저장된 데이터를 캐시 메모리(144)의 가비지 컬렉션 버퍼(148)로 이동시킬 수 있다. 이 때의 데이터는 도 9(a)와 관련하여 설명한 바와 같이 맵 데이터 영역(145) 및/또는 유저 데이터 영역(146)에서 리드한 데이터로서 맵 데이터 및/또는 유저 데이터에만 한정되는 것은 아니며 다른 종류의 데이터도 포함할 수 있음은 물론이다.
컨트롤러(130)는 LSB 페이지 버퍼와 CSB 페이지 버퍼에 저장되어 있던 데이터를 가비지 컬렉션 버퍼(148)로 이동시킨 후, 가비지 컬렉션 버퍼(148) 할당을 해제하여 가비지 컬렉션 동작 수행을 완료할 수 있다.
이와 같이 컨트롤러(130)와 메모리 장치(150)는 메모리 장치(150)의 페이지 버퍼를 이용하여 가비지 컬렉션에 대한 별도의 공간을 할당할 필요없이 가비지 컬렉션 동작을 수행할 수 있다.
이상과 같이 본 발명의 실시예로서 가비지 컬렉션 동작을 기술하였으나 이는 본 발명의 일 실시예이며 본 발명의 실시예가 이에 국한되지는 않는다. 즉, 본 발명의 가비지 컬렉션 버퍼(148)와 LSB, CSB 및 MSB 페이지 버퍼는 웨어 레벨링(Wear Leveling) 또는 리드 리클레임(Read Reclaim)을 수행하기 위하여 데이터를 임시로 저장할 수 있는 임시버퍼로 사용될 수 있으며, 임시버퍼에 저장된 데이터는 메모리 장치(150)의 블록에 프로그램 될 수 있다.
도 10은 본 발명의 일 실시예에 따른 페이지 버퍼를 이용한 가비지 컬렉션 동작을 나타내는 순서도이다.
도 1과 도 10을 참조하면, 단계 810에서 컨트롤러(130)는 캐시 메모리(144)에 저장된 데이터 일부를 일부 페이지 버퍼에 이동시킨다. 일부 페이지 버퍼를 사용한다는 것은 전체 페이지 버퍼를 사용하지 않는다는 것을 의미하며, 예를 들어 전체 페이지 버퍼를 사용하지 않는 한 LSB 페이지 버퍼만 사용하거나 MSB 페이지 버퍼만 사용하거나 또는 LSB 페이지 버퍼와 CSB 페이지 버퍼만 사용할 수 있다는 것을 의미한다.
컨트롤러(130)는 일부의 다이에 포함된 페이지 버퍼로 캐시 메모리 데이터에 저장된 데이터 일부를 이동시킬 수 있다. 예를 들어, 메모리 장치(150)가 다이 0 내지 다이 3을 포함하는 경우, 컨트롤러(130)는 다이 2와 다이 3의 페이지 버퍼로 컨트롤러(130)의 캐시 메모리(144)에 저장된 데이터 일부를 이동시킬 수 있다.
컨트롤러(130)의 캐시 메모리(144)로부터 데이터 일부가 이동하면 데이터가 저장되어 있던 해당 영역은 가비지 컬렉션을 위한 가비지 컬렉션 버퍼(148)로 사용될 수 있다.
단계 820에서 메모리 장치(150)는 가비지 컬렉션을 위하여 각 다이에서 유효 데이터가 저장된 페이지를 선정하고 선정된 페이지에서 리드한 유효 데이터를 가비지 컬렉션 버퍼(148)에 저장할 수 있다.
단계 830에서 컨트롤러(130)는 캐시 메모리(144)에서 이동한 데이터가 저장된 다이를 제외한 나머지 다이의 페이지 버퍼에 가비지 컬렉션 버퍼(148)의 데이터를 저장할 수 있다. 예를 들어 다이 2와 다이 3의 LSB 페이지 버퍼와 MSB 페이지 버퍼에 맵데이터 또는 유저 데이터가 저장되어 있는 경우, 컨트롤러(130)는 다이 0과 다이 1의 전체 페이지 버퍼에 가비지 컬렉션을 위한 유효 데이터를 저장할 수 있다. 이 경우에는 페이지 버퍼에 저장되어 있는 유효 데이터는 바로 프로그램 동작을 수행하기 위해 필요한 데이터이며, 페이지 버퍼에 데이터를 저장한 후 다시 리드 동작이 수행되는 것이 아니므로 일부 페이지 버퍼만을 사용하여 데이터를 저장할 필요가 없다.
단계 840에서 메모리 장치(150)는 페이지 버퍼에 저장된 유효 데이터를 해당 페이지 버퍼를 갖는 다이의 페이지에 프로그램 할 수 있다. 단계 830을 예로 들면, 메모리 장치(150)는 다이 0과 다이 1의 전체 페이지 버퍼에 저장된 유효 데이터를 각각 다이 0 또는 다이 1의 페이지에 프로그램 할 수 있다.
단계 850에서 메모리 장치(150)는 프로그램 동작이 수행되지 않은 다이의 페이지 버퍼에 저장된 데이터를 프로그램 동작이 수행된 다이의 페이지 버퍼로 이동시킬 수 있다. 예를 들어, 다이 0과 다이 1에 대하여 프로그램 동작이 수행되고, 다이 2 및 다이 3의 LSB 페이지 버퍼와 CSB 페이지 버퍼에 컨트롤러(130)의 메모리에서 이동한 데이터(맵데이터, 유저 데이터)가 저장되어 있는 경우, 컨트롤러(130)는 다이 2 및 다이 3의 페이지 버퍼에 저장된 데이터를 가비지 컬렉션 버퍼(148)로 이동시켰다가 다시 다이 0 및 다이 1의 페이지 버퍼로 이동시킬 수 있다.
단계 860에서 컨트롤러(130)는 가비지 컬렉션을 위하여 각각의 다이에 대하여 유효 데이터가 저장된 유효 페이지를 선정하고 유효 페이지에 저장된 데이터를 가비지 컬렉션 버퍼(148)에 저장할 수 있다.
단계 870에서 컨트롤러(130)는 가비지 컬렉션 버퍼(148)에 저장된 데이터를 프로그램 되지 않은 다이의 페이지 버퍼에 저장할 수 있다. 전술한 단계 840을 예로 들면, 다이 0과 다이 1에 대해서는 프로그램이 완료되었으므로, 컨트롤러(130)는 다이 2와 다이 3의 전체 페이지 버퍼에 가비지 컬렉션 버퍼(148)에 저장된 유효 데이터를 저장할 수 있다.
단계 880에서 메모리 장치(150)는 프로그램되지 않은 다이의 전체 페이지 버퍼에 저장된 유효 데이터를 이용하여 프로그램되지 않은 다이의 페이지를 프로그램 할 수 있다.
단계 890에서 컨트롤러(130)는 가비지 컬렉션 동작이 완료되면 캐시 메모리(144)에서 이동하여 일부 페이지 버퍼에 저장된 데이터를 캐시 메모리(144)에 복구할 수 있으며, 가비지 컬렉션 버퍼(148) 할당을 해제할 수 있다.
도 10에서는 설명의 편의상 가비지 컬렉션 동작을 수행하는 것으로 설명되었으나, 이는 발명의 일 실시예일 뿐 이에 국한되지는 않는다. 즉, 본 발명의 가비지 컬렉션 버퍼(148)와 LSB, CSB 및 MSB 페이지 버퍼는 웨어 레벨링(Wear Leveling) 또는 리드 리클레임(Read Reclaim)을 수행하기 위하여 데이터를 임시로 저장할 수 있는 임시버퍼로 사용되고, 임시버퍼에 저장된 데이터는 메모리 장치(150)의 블록의 프로그램에 사용될 수 있음은 물론이다.
이와 같이 본 발명의 일 실시예에 따르면 가비지 컬렉션 동작을 위하여 별도의 버퍼 공간을 확보하지 않고도 메모리 장치의 페이지 버퍼를 활용하여 가비지 컬렉션 동작을 효율적으로 수행할 수 있다.
그러면 이하에서는, 도 11 내지 도 19를 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 10에서 설명한 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.
도 11은 본 발명의 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 11은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 11을 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 비휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그에 따라, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부(error correction unit)와 같은 구성 요소들을 포함할 수 있다. 아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치 호스트(102)와 통신할 수 있다. 그리고, 메모리 장치(6130)는 비휘발성 메모리들로 구현될 수 있다. 아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있다.
도 12는 본 발명의 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 12를 참조하면, 데이터 처리 시스템(6200)은, 메모리 장치(6230) 및 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 12에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 13은 본 발명의 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 13은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 13을 참조하면, SSD(6300)는, 복수의 비휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1 내지 CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 비휘발성 메모리 인터페이스(6326)를 포함한다. 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 비휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다.
도 14는 본 발명의 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 14는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 14를 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
도 15 내지 도 18은 본 발명의 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 15 내지 도 18은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 15 내지 도 18을 참조하면, 각각의 UFS 시스템들 (6500,6600,6700,6800)은, 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830)을 각각 포함할 수 있다. 여기서, 각각의 호스트(6510,6610,6710,6810)은, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있으며, 또한 각각의 UFS 장치들(6520,6620,6720,6820)은, 임베디드 UFS(Embedded UFS) 장치들이 되고, 아울러 각각의 UFS 카드들(6530,6630,6730,6830)은, 외부 임베디드 UFS(External Embedded UFS) 장치 또는 리무벌 UFS 카드(Removable UFS Card)가 될 수 있다.
또한, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, 각각 UFS 프로토콜을 통해 외부의 장치들, 예컨대 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830)은, 도 1에서 설명한 메모리 시스템(110)으로 구현될 수 있다. 예컨대, 각 UFS 시스템들(6500,6600,6700,6800)에서, UFS 장치들(6520,6620,6720,6820)은, 도 12 내지 도 14에서 설명한 데이터 처리 시스템(6200), SSD(6300), 또는 eMMC(6400) 형태로 구현될 수 있으며, UFS 카드들(6530,6630,6730,6830)은, 도 10에서 설명한 메모리 카드 시스템(6100) 형태로 구현될 수 있다.
아울러, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, UFS(Universal Flash Storage) 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 통신을 수행할 수 있으며, 아울러 UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830) 간은, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
도 19는 본 발명의 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다.
도 19를 참조하면, 사용자 시스템(6900)은, 애플리케이션 프로세서(6930), 메모리 모듈(6920), 네트워크 모듈(6940), 스토리지 모듈(6950), 및 사용자 인터페이스(6910)를 포함한다.
여기서, 애플리케이션 프로세서(6930)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6920)은, 사용자 시스템(6900)의 메인 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 예컨대, 애플리케이션 프로세서(6930) 및 메모리 모듈(6920)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6940)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6940)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6940)은, 애플리케이션 프로세서(6930)에 포함될 수 있다.
아울러, 스토리지 모듈(6950)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6930)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6950)에 저장된 데이터를 애플리케이션 프로세서(6930)로 전송할 수 있다. 여기서, 스토리지 모듈(6650)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 등으로 구현될 수 있으며, 또한 사용자 시스템(6900)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6950)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 13 내지 도 18에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (18)

  1. 복수의 비트에 대응하는 멀티 레벨 셀(MLC)들을 각각 포함하는 복수의 페이지(page)들과, 상기 페이지들을 각각 포함하는 복수의 블록(block)들을 포함하고, 상기 블록들에 입력되거나 상기 블록들로부터 출력되는 데이터를 페이지 단위로 캐싱(caching)하고 상기 복수의 비트에 각각 대응하는 비트 페이지 버퍼들을 각각 포함하는 제 1 데이터 저장부 및 제 2 데이터 저장부;
    제 1 데이터를 임시로 저장하는 캐시 메모리를 포함하고, 상기 제 1 데이터를 상기 제 1 데이터 저장부의 일부 비트 페이지 버퍼로 이동시키며, 상기 캐시 메모리의 상기 제 1 데이터가 이동한 영역을 데이터를 저장하는 임시 버퍼로 할당하는 컨트롤러;를 포함하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 컨트롤러는 상기 제 1 데이터 저장부의 상기 일부 비트 페이지 버퍼를 제외한 비트 페이지 버퍼 및 상기 제 2 데이터 저장부의 비트 페이지 버퍼를 통하여 리드한 제 2 데이터를 상기 임시 버퍼에 저장하고,
    상기 임시 버퍼에 저장된 상기 제 2 데이터를 상기 제 2 데이터 저장부의 비트 페이지 버퍼로 이동시킨 후 상기 제 2 데이터 저장부의 블록에 프로그램하는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 컨트롤러는 상기 제 1 데이터 저장부의 일부 비트 페이지 버퍼에 저장된 상기 제 1 데이터를 상기 임시 버퍼로 이동시키고, 상기 임시 버퍼에 저장된 상기 제 1 데이터를 상기 제 2 데이터 저장부의 일부 비트 페이지 버퍼로 이동시키는 메모리 시스템.
  4. 제 3항에 있어서,
    상기 컨트롤러는 상기 제 2 데이터 저장부의 상기 일부 비트 페이지 버퍼를 제외한 비트 페이지 버퍼 및 상기 제 1 데이터 저장부의 비트 페이지 버퍼를 통하여 리드한 제 3 데이터를 상기 임시 버퍼에 저장하고,
    상기 임시 버퍼에 저장된 상기 제 3 데이터를 상기 제 1 데이터 저장부의 비트 페이지 버퍼로 이동시킨 후 상기 제 1 데이터 저장부의 블록에 프로그램하는 메모리 시스템.
  5. 제 4항에 있어서,
    상기 컨트롤러는 상기 프로그램이 완료되면 상기 제 2 데이터 저장부의 일부 비트 페이지 버퍼에 저장된 상기 제 1 데이터를 상기 캐시 메모리에 복원하고 상기 임시 버퍼 할당을 해제하는 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 캐시 메모리에 복원되는 상기 제 1 데이터는 맵데이터, 유저데이터 및 시스템 데이터 중의 어느 하나인 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 제 1 데이터 저장부의 상기 일부 비트 페이지 버퍼 및 상기 제 2 데이터 저장부의 상기 일부 비트 페이지 버퍼는 MSB, CSB 및 LSB 페이지 버퍼 중 적어도 어느 하나인 메모리 시스템.
  8. 제 7항에 있어서,
    상기 제 1 데이터 저장부의 블록과 상기 제 2 데이터 저장부의 블록은 슈퍼 블록인 메모리 시스템.
  9. 제 1 항에 있어서,
    상기 제 1 데이터 저장부 또는 상기 제 2 데이터 저장부는 적어도 하나의 다이 또는 적어도 하나의 플레인을 포함하는 메모리 시스템
  10. 컨트롤러의 캐시 메모리에 제 1 데이터를 저장하는 단계;
    상기 저장된 제 1 데이터를 제 1 데이터 저장부의 일부 비트 페이지 버퍼로 이동시키는 단계;
    상기 캐시 메모리의 상기 제 1 데이터가 이동한 영역을 데이터를 저장하는 임시 버퍼로 할당하는 단계;를 포함하는 메모리 시스템의 동작 방법.
  11. 제 10 항에 있어서,
    상기 제 1 데이터 저장부의 상기 일부 비트 페이지 버퍼를 제외한 비트 페이지 버퍼 및 제 2 데이터 저장부의 비트 페이지 버퍼를 통하여 리드한 제 2 데이터를 상기 임시 버퍼에 저장하는 단계;
    상기 임시 버퍼에 저장된 상기 제 2 데이터를 상기 제 2 데이터 저장부의 비트 페이지 버퍼로 이동시킨 후 상기 제 2 데이터 저장부의 블록에 프로그램하는 단계;를 더 포함하는 메모리 시스템의 동작 방법.
  12. 제 11 항에 있어서,
    상기 제 1 데이터 저장부의 일부 비트 페이지 버퍼에 저장된 상기 제 1 데이터를 상기 임시 버퍼로 이동시키고, 상기 임시 버퍼에 저장된 상기 제 1 데이터를 상기 제 2 데이터 저장부의 일부 비트 페이지 버퍼로 이동시키는 단계;를 더 포함하는 메모리 시스템의 동작 방법.
  13. 제 12 항에 있어서,
    상기 제 2 데이터 저장부의 상기 일부 비트 페이지 버퍼를 제외한 비트 페이지 버퍼 및 상기 제 1 데이터 저장부의 비트 페이지 버퍼를 통하여 리드한 제 3 데이터를 상기 임시 버퍼에 저장하는 단계;
    상기 임시 버퍼에 저장된 상기 제 3 데이터를 상기 제 1 데이터 저장부의 비트 페이지 버퍼로 이동시킨 후 상기 제 1 데이터 저장부의 블록에 프로그램하는 단계;를 더 포함하는 메모리 시스템의 동작 방법.
  14. 제 13 항에 있어서,
    상기 프로그램이 완료되면 상기 제 2 데이터 저장부의 일부 비트 페이지 버퍼에 저장된 상기 제 1 데이터를 상기 캐시 메모리에 복원하고 상기 임시 버퍼 할당을 해제하는 단계;를 더 포함하는 메모리 시스템의 동작 방법.
  15. 제 14항에 있어서,
    상기 캐시 메모리에 복원되는 제 1 데이터는 맵 데이터, 유저데이터 및 시스템 데이터 중의 어느 하나인 메모리 시스템의 동작 방법.
  16. 제 15 항에 있어서,
    상기 제 1 데이터 저장부의 상기 일부 비트 페이지 버퍼 및 상기 제 2 데이터 저장부의 상기 일부 비트 페이지 버퍼는 MSB, CSB 및 LSB 페이지 버퍼 중 적어도 어느 하나인 메모리 시스템의 동작 방법.
  17. 제 16항에 있어서,
    상기 제 1 데이터 저장부의 블록과 상기 제 2 데이터 저장부의 블록은 슈퍼 블록인 메모리 시스템의 동작 방법.
  18. 제 17항에 있어서,
    상기 제 1 데이터 저장부 또는 상기 제 2 데이터 저장부는 적어도 하나의 다이 또는 적어도 하나의 플레인을 포함하는 메모리 시스템의 동작 방법.
KR1020210100795A 2021-07-30 2021-07-30 메모리 시스템 및 그 동작 방법 KR20230018831A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210100795A KR20230018831A (ko) 2021-07-30 2021-07-30 메모리 시스템 및 그 동작 방법
US17/590,538 US12032854B2 (en) 2021-07-30 2022-02-01 Memory system and operating method thereof
CN202210477564.9A CN115687182A (zh) 2021-07-30 2022-04-29 存储器系统及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210100795A KR20230018831A (ko) 2021-07-30 2021-07-30 메모리 시스템 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR20230018831A true KR20230018831A (ko) 2023-02-07

Family

ID=85038441

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210100795A KR20230018831A (ko) 2021-07-30 2021-07-30 메모리 시스템 및 그 동작 방법

Country Status (3)

Country Link
US (1) US12032854B2 (ko)
KR (1) KR20230018831A (ko)
CN (1) CN115687182A (ko)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4419884B2 (ja) * 2005-03-22 2010-02-24 日本電気株式会社 データ複製装置、方法及びプログラム並びに記憶システム
KR101179027B1 (ko) 2010-02-26 2012-08-31 성균관대학교산학협력단 버퍼의 지역성에 기초한 가비지 컬렉션을 수행하는 낸드 플래시 메모리 시스템 및 방법
KR20110121897A (ko) * 2010-05-03 2011-11-09 삼성전자주식회사 사용자 장치 및 그것의 프로그램 페일 처리 방법
KR20140028930A (ko) * 2012-08-31 2014-03-10 삼성전자주식회사 데이터 처리 장치 및 이의 데이터 처리 방법 그리고 그 방법을 수행하는 프로그램이 기록된 컴퓨터 판독 가능 매체
KR20150017599A (ko) 2013-08-07 2015-02-17 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
KR102535104B1 (ko) * 2018-03-19 2023-05-23 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR102524923B1 (ko) * 2018-06-20 2023-04-26 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR20200093362A (ko) * 2019-01-28 2020-08-05 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR20220082509A (ko) * 2020-12-10 2022-06-17 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법

Also Published As

Publication number Publication date
US12032854B2 (en) 2024-07-09
US20230033610A1 (en) 2023-02-02
CN115687182A (zh) 2023-02-03

Similar Documents

Publication Publication Date Title
KR102430791B1 (ko) 컨트롤러 및 컨트롤러의 동작방법
KR20190123502A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR102468751B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20180076765A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102524432B1 (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR102605609B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190106228A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20200011831A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20200022179A (ko) 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법
KR102559528B1 (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR20180118329A (ko) 메모리 시스템, 데이터 처리 시스템 및 그것의 동작 방법
KR20190074677A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190040604A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190017550A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102415875B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190026231A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102571629B1 (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR102711037B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
CN109656470B (zh) 存储器系统及其操作方法
KR20180135188A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190113443A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102322740B1 (ko) 복수의 프로세서를 포함하는 컨트롤러 및 컨트롤러의 동작방법
KR20190040607A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20200012494A (ko) 컨트롤러 및 컨트롤러의 동작방법
KR20180090422A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법