JPS5971183A

JPS5971183A - 記憶制御方式

Info

Publication number: JPS5971183A
Application number: JP57179837A
Authority: JP
Inventors: Shigeo Sawada; 沢田　栄夫
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-10-15
Filing date: 1982-10-15
Publication date: 1984-04-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野ｊ本発明は、階層記憶の制御方式に関し、特に。

必侵とするデータが複数の記憶ブロックに渡っ）１゜て
いる場合、ブロック転送時期を早期に検出で。

きる記憶制御方式に関する。

〔従来技術〕

階層記憶の一例としては電子計算（汐のバッフ。

ア記憶がある。従来のバッファ記憶制御は、主、。。

記憶（下位の階層記憶）の情報を一定の配憶ブロック牟
位に高速のバッファ記ｗ（上位の階層記憶）に記憶させ
るとともに、該当する変換テーブル（アドレス−アレイ
）には、主記憶のアドレスとバッファ記憶のアドレスと
の変換対とバッファ記憶の内容が有効かどうかを示すピ
ッ゛トをセットしている。

記憶制御装置は主記憶をアクセスする場合に・先ず、ア
ドレス・アレイを検索して、これから・アクセスしよう
としているデータがバッファ記５憶にあるかどうかをチ
ェックし、バッファ記憶・にある場合には、バッファ記
憶をアクセスし、・バッファ記憶にない場合には、主記
憶をアクセ・スして、記憶ブロック単位に主記憶の内容
をバ・ソファ記憶ヘロードする。このバッファ記憶へＩ
ｌｌのロードはブロック転送と呼ばれており、この。

期間、データ処理装置はデータ待ちの状態とな。

す、データ処理は中断される。従って、ブロク。

り転送時間が長い記憶装置を使用すると、デー。

夕処理装置の性能低下をまねくことになる。　１゜〔発
明の目的〕本発明の目的は、下位の階層記憶から上位の階層記憶へ
のブロック転送時間を等価的に短縮する記憶制御方式を
提供することにある。

〔発明の概要〕

上記目的を達成するため、本発明の記憶制御方式では、
変換テーブル（アドレス・アレイ）・の各エントリに、
連続する記憶ブロックが存在・しているかどうかを示す
チェイン・ビットを設・ける。このビットは、上位の階
層記憶へブロク・り転送する際に、連続する記憶ブロッ
クが既に・格納されているか否か８ｉＡｉべてセットさ
れる。・上位の階層記憶をアクセスする際に、検索さ・
れた変換テーブルの前記チェイン・ビットがオ。

フであれば、隣接する記憶ブロックは上位の階ｌｊＺ層
記憶に格納されていることを意味する。必要。

とされるデータ長が、記憶ブロック長より長い。

場合には、ブロック転送が将来において必要に。

なることが予測でき、このため将来必要とされ。

るブロックをあらかじめ上位の階層記憶へロー１．。

ドしておくようにする。こうすれば、等価的にブロック
転送時間を短縮することが可能となる。

〔発明の実施例〕

以下、本発明の実施例を、図面により説明する。

・　３　・本実施例では、下位の階層記憶を主記憶（Ｍ・Ｓ）、上
位の階層記憶をバッファ記憶（ＢＳ）・とじて説明する
。

個のブロックが含まれる１６Ｍバイトのメモリで・ある
。従ってＭＳは、ＢＳの各ブロック毎に１・Ｋ個のブロ
ックを持っていることになっている。

ＢＳ、ＭＳは共にバイト単位にアドレス付ケサ１゜れて
おり、アクセス単位は８バイトとなってい。

る。

ＢＳ、ＭＳに与えるアドレスは、それぞれ第。

２図（ａ）　＄　（ｂ）のようになっている。第２図（
ａ）にお。

１ブロツクの中の１バイトを指定するビットである。ま
た第２図（ｂ）において、第０〜９ビツト（ＭＳＡＯ〜
９）はブロックのＸ方向アドレス・　４　・を示すビット、第１０〜１９ビｙ　）　（Ｍ　Ｓ　ＡＩ
Ｏ〜１９）はブロックのＹ方向アドレスを示すビット、
第。

２０〜２３ビツト（ＭＳＡ２０〜２３）は１ブロツクノ
゛中の１バイトを指定するビットである。ＭＳＡ・９〜
１９が同一になるブロックはそれぞれＩＫｉｖＡ゛・あ
る。

第２図は、本発明に従った記憶制御装置とそ・の周辺を
示すブロック図である。

アドレスアレイ（ＡＡ）３０は、Ｂ８４Ｑの各ブ・ロッ
クに対応して１個のエンｌ−ＩＪを有する。第１゜３図
（Ｃ）はエントリのフォーマットを示す。図に。

おいて、第０〜９ビツト（ＥＮＴｏ〜９）は、。

Ｍａ２Ｏにおける対応ブロックのＸ方向アドレス。

を示すビット、■は、これがオンの時Ｂｓ１ｏの。

対応ブロックが有効であることを示すビット、１゜Ｃは
、これがオンの時Ｍ８１０で対応ブロックに後続するブ
ロックもＢ８４Ｑに格納されていることを示すビットで
ある。

Ｂ　ＣＮ　Ｔ　５ｏハ、演算処ｍ装置（ＢＰＵ）ｌがデ
ータ処理に必要なＭ８１Ｑ上で連続するデータの長さを
保持するレジスタである。ＢＣＮＴ５０’の出力は、定
数発生器６２から与えられる定数１６゜との大小関係を
調べる比較器５１に送られる。比・較器５１は、ｊ：１
ｃＮＴ＞１６なる場合、信号５２を発・する。　　　　
　　　　　　　　　　　　　　　　５今、Ｂ　ＣＮ　ｉ
’５０に保持された値が１６よりも大・きいとする。従
ってＡＡ３０を読出す第１サイク・ルにおいて、アンド
ゲート５３は、信号５２とレジ・スタ３２と３５の出力
とにより、（ＢＣＮＴ＞１６）・・Ｖ−σなる条件を検
出し、事前ブロック転送型１．）を予め読出ずことを指
示する信号であり、と−信号が出されると、ＭＳＡ几２
１の内容が定数加。

（゛のアドレスを示す。　　　　　　　　　　　　　１．１
次に第２図の動作例を説明する。ここでは、第１図に示
すように、ＢＳにはＭＳのブロックＡとＣが存在し、ブ
ロックＢは存在しないものとする。第４図はタイムチャ
ートである。第４−図上の各矩形波信号は、それぞれ動
作の起動信・号を表わすものとする。

ＢＰＵＩから、ＭＳＩＯ上のブロックＡの中の・１バイ
トを指定するアドレスが送られると、そ・れが自己憶ア
ドレスレジスタ（８Ａｌ（、）２０にセラ・トされる。

このアドレスは第３図の（ｂ）の如きフ・オーマットと
なっている。Ｓ　ＡＲ２０の内容は、・主記憶アドレス
レジスタ（ＭＳＡＲ）２１とアレイアドレスレジスタ（
ＡＡＩ（１）２２に送られる。ＩＩＩＢ　Ｐ　Ｕ　１か
らのアクセス要求があると、第１゜サイク、ルでＡＡ３
０が読出される。ＡＡ３０は、こ。

の場合、ＡＡＴ’ｔ２２からＭＳＡＩＯ〜１９を読出し
ア。

ドレスとして受取り、１つのエントリを読出す。

このエントリの中のＥＮＴＯ〜９は比較器３１に１゜入
力され、またＶとＣビットはそれぞれ１ビツトのＶビッ
ト用レジスタ３２、Ｃビット用レジスタ３５＃こ入力さ
れる。この場合、Ｂ８４０の中のブロックＡは有効であ
るからＶビットはオンであり、またブロックＡに後続す
るブロック′ＢはＢ８４０の中に存在しないのでＣビッ
トはオフとな。

つている。比較器３１は、ＡＡＲ２２からＭ８ＡＯ。

〜９を取り込み、これとエントリの中の、ｌ’ＥＮＴ・
０〜９とを比較する。比較器３１とレジスタ３２の・出
力はアンドゲート３３に入力される。ブロック５λはＢ
５４０に存在するから比較器３１で一致がと・れ、そし
てｖビットがオンとなって有効を示し・ているから、ア
ンドゲート３３は、アクセスしよ。

うとしたＭＳ１０上の１バイトを含むブロックＡ。

がＢ８４０に存在していることを示す信号ＩＮＢ、。

８３４を出力する。そこでアンドゲート４１が開い。

てＡＡＴｔ２２のＭ８Ａ１０〜１９がバッファアドレス
。

レジスレジスタ（ＢＡＴｉ４２？こセットされる。。

第２サイクルになるｃ’：　、Ｌ（Ａ　Ｒ４２にセット
さ。

れたアドレスに基づいて、第１回目のＢ５４０の、。

読出しが行なわれる。ここで、１３８４０とＢＰＵｌと
の間の転送幅を４バイトとすると、Ｂ５４０の読出し幅
は８バイトであるから、この時半分の４バイトがＢＰＵ
Ｉに転送される。残りは、次の時期まで８８４０内に保
持される。またＢＣＮＴ５０は、１回の転送毎に４ずつ
定数減算器６［で減算される。

またＡＡＩ（２２の内容は定数演算器６４により第・１
回目の＋１６が行なわれ、ブロックＢ内の１バ・イトの
アドレスを示すようになる。またｊｖｉＳ　Ａ　’Ｒ２
１の示すアドレスに基づいＵＭ８１０の胱出し・が開始
される。

第３サイクルになると、Ｂ８４０に保持してあ・つた炊
りの４バイトがＢＰＵ　１に転送される。・またＡＡ）
Ｂ２２の内容は定数演算器６４により第２１（）回目の
＋１６が行なわれ、ブロックＣ内の１パイ。

トのアドレスを示す。

第４サイクルになると、Ｂ８４（１の第２回目の。

読出しが行なオ）れ、その続出しデータの半分が。

Ｂｉ’Ｕ　１に送られる。菫たＡＡ几２２からのＭＳ５Ａ１０〜ＭＳＡ１９が絖出しアドレスとしてＡＡ３０に
与えられ、１つのエントリが読出される。こ。

の場合ブロックＣはＢ８４０の中に存在するので、ｌＮ
Ｂ５３４が出力される。この時のｌＮＢ５３４によりフ
リップフロップ（ＦＦ）３６はセットされる。またＡＡ
Ｒ２２の内容が定数演算器６４によ゛リー１６され、ブ
ロックＢ内の１バイトのアドレ。

スを示すように変更される。

第５サイクルになると、Ｂ５４Ｑに保持してあ。

つた４バイトがＢＰＵＩに送られる。ここでＢ５ＰＵＩ
には、ブロックＡの１６バイト全てがＢＳ・４０から転
送されたことになる。ＢＰＵＩでは、・この１６バイト
のうち、最初に５ＡＲ２０にセット・したアドレスに対
応するものに処理を加える。・またＢ　Ａ　Ｒ４２の内
容は定数加算器４４で＋１されｌｆ１ブロックＢのアド
レスを示すように変更される。

第６サイクルでは、ＭＳＩＯから読出されるブ。

ロックＢについて、第１回目の８バイトのプロ。

ツタ転送が行なわれる。すなわち、ＭＳｌｏの読。

出し単位は８バイトであり、ＭＳｌｏから読出さ１゜れ
た８バイトの読出しデータは、ＢＡＲ４２で指定される
ブロックの上半分に書込まれる。またこれと同時に、Ａ
Ａ３０には、ＡＡＲ２２が示すアドレスにアレイデータ
レジスタ（ＡＤＲ）３７からの書込みデータが書込まれ
る。ＡＤＲ３７の内容のフォーマットは、第３図（Ｃ）
に示したＡＡ３０・のエントリのそれと全く同じであり
、ＥＮＴｏ・〜９　ハＭ　Ｓ　Ａ　Ｒ，２１カらそのＭ
ＳＡｏ〜９を受取・つたものであり、ＣビットはＦＦ３
６から受取っ・たものであり、Ｖビットはオンとなって
いる。・Ｃビットをオンにする理由は、後続するブロク
・りＣもＢ５４０に格納されていることを表示する・た
めである。またＡＡＡｇ２Ｏ内容は定数演算器・６４に
より−１６され、ブロックＡ内の１バイトの。

アドレスを示すように変更される。　　　　　１゜第７
サイクルでは、ＭＳｌｏからブロックＢに。

ついて、第２回目の８バイトのブロック転送が。

行なわれる。すなわち、ＭＳｌｏからの読出しデ。

−タは、ＢＡＲ４２で指定されるブロックの下半。

分に書込まれる。またこれと同時に、ＡＡ３Ｑに、ｈ対しＡＡＲ２２が示すアドレスのエントリのＣビットが
ＡＤＲ３７を介してオンに書替えられる。

これは、ＭＳｌｏ上でブロックＡに後続するブロックＢ
もＲ８４０に格納されていることを表示するためである
。

・１１・第８サイクル以後は、ＢＰＵＩからブロック゛Ｂについ
てアクセス要求があれば、ブロックＢ・が８８４０から
読出される。

以上のようなりＳにブロックＡが存在するこ・とを検出
し、ＢＳからブロックＡを読出してＢ−。

ＰＵに転送する動作と、ブロックＡにＭＳ上で・後続す
るブロックＢがＢＳに存在しないことを・検出し、ＭＳ
からブロックＢを読出す動作とを・並行して行なうこと
ができる。従って、ＡＡの。

読出しに１サイクル、ＭＳのアクタイムが４すｌ。

イクルとすれば、従来のように前記両動作をシ。

−ケンシャルに行なう場合に比べて、５サイク。

ル分早く処理できる。

以上の実施例において、ＡＡ３ＱとＢＳ、ｉｏは、。

それぞれ一つずつとしたが、これらをそれぞれ１．。

複数個設け、Ｂ５４０に格納されるブロック数をｎ倍に
してもよいことは明らかである。この場合、比較器３１
、ＢＡＩ（，４２等の周辺回路も増やさなければならな
いのは当然である。

才た、ｌＮＢ５信号３４に出力されてからＢ８．１２゜４０をアクセスするようにしているが、対応関係。

にあるＢ５４０の各ブロックとＡＡ３Ｑの各エンド゛り
は、同一のアドレス（Ｍ８Ａ１０〜１９）＋コより。

アクセスするものであるから、ＡＡ３０とＢ８４Ｑ・は
同時にアクセスし、ｌＮＢ５信号３４によりＢ・８４０
の出力を制御するようにもできることは明・らかである
。

〔発明の効果〕

以上説明したように、本発明によれは、現在・必要とす
るデータを上位階層記憶より読み出すｍと同時に、将来
使用されるデータが上位階層記、　　　　憶に存在しな
いためにブロック転送が生ずるこ、とを子側し、ブロッ
ク転送シーケンスを前もつ。

て起こすことが出来る。従って従来のように１、現在必
要なデータが上位階層記憶に存在しない１、ことが判明
してからブロック転送シーケンスを起こすのに比べて、
等価的なフロック転送時間を短縮できる。

【図面の簡単な説明】

第１図は、ＢＳとＭＳの説明図、第２図は、本発明に従
った記憶制御方式の機能ブロック図（第３図（ａ）　、
　ｆｂ）　、　（Ｃ）は、それぞれＢ　Ｓ、に与えるア
・ドレス、ＭＳに与えるアドレス、アドレスアレ・イの
エンｌ−ＩＪのフォーマットを示す図、第４図・は、第
２図の動作例を説明するためのタイムチ５ヤードである
。１・・・Ｂ　Ｐ　Ｕ　　　　　　１０・・・主記憶（Ｍ
Ｓ）　　　・２０・・・記憶アドレス令レジスタ（ＳＡ
凡）２１・・・ＭＳアドレス＄レジスク（ＭＳＡＩも）
２２・・・アレイ・アドレス・レジスタ（Ａ　Ａ　Ｒ）
　　、。３０・・・アドレス・アレイ（ＡＡ）３１・・・比較器　　　　　３２・・・Ｖビット用レジ
スタ。３４・・・ｌＮＢ５信号　　３５・・・Ｃビット用レジ
スタ。３６・・・フリップフロップ（ＦＦ）３７・・・アレイ・データ・レジスタ（Ａ　Ｄ　Ｈ，）
　　　＋ｒ＋４０・・・バッファ記憶（ＢＳ）４２・・・バッファｅアドレスφレジスタ（ＢＡＩＦ）
５０・・・残りデーターバイトカウンタ（Ｂ　ＣＮ　Ｔ
　）５１・・・比較器第１図一−テ× 第４目８５ＡＲ」］二

Claims

【特許請求の範囲】（リ　アドレス変換テーブルを用いて下位階層記・憶ア
ドレスから上位階層記憶アドレスにアト・レス変換を行
なって上位階層記憶をアクセス・するようにした記憶制
御方式において、前記・アドレス変換テーブルの各エン
トリに、当該・エントリに対応するブロックに対し下位
階層。記憶上で後続するブロックが上位階層記憶にＩｌ＋格納
されていることを示すビットを設け、当。該ビットに基づいて後続のブロックの上位階。層記憶からの事前の読出しを制御するように。したことを特徴とする記憶制御方式。（２、特許請求の範囲第１項記載の記憶制御方式１゜に
おいて、前記下位階層記憶の読出しは、前記上位階層記
憶の読出しと並行して行なうようにしたことを特徴とす
る記憶制御方式。（３）特許請求の範囲第１あるいは第２項記載の記憶制
御方式において、前記下位階層記憶から上位階層記憶に
新たなブロックを格納する場・合、前記下位階層記憶上
で当該ブロックに隣接・する前と後のブロックが前記上
位階層記憶に格・納されているか否かを調べ、その結果
により前・記ビットを制御するようにしたことを特徴と
す・る記憶制御方式。