JPS63221440A - アドレス変換装置 - Google Patents
アドレス変換装置Info
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- JPS63221440A JPS63221440A JP62057348A JP5734887A JPS63221440A JP S63221440 A JPS63221440 A JP S63221440A JP 62057348 A JP62057348 A JP 62057348A JP 5734887 A JP5734887 A JP 5734887A JP S63221440 A JPS63221440 A JP S63221440A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 57
- 239000000872 buffer Substances 0.000 claims abstract description 44
- 238000001514 detection method Methods 0.000 claims description 20
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 241000277269 Oncorhynchus masou Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアドレス変換装置、特に仮想記憶方式において
ベクトル演算時に好適なアドレス変換装置に関する。
ベクトル演算時に好適なアドレス変換装置に関する。
近年、気象予報や原子力分野におけるシミュレーション
や、資源探査分野における画像処理等で超高速科学技術
計算機（スーパーコンピュータ）の必要性が増大してき
ている。スーパーコンピュータでは、配列状になった多
量のデータの各組に対して同一演算を行なう、いわゆる
ベクトル演算が主に実行される。
や、資源探査分野における画像処理等で超高速科学技術
計算機（スーパーコンピュータ）の必要性が増大してき
ている。スーパーコンピュータでは、配列状になった多
量のデータの各組に対して同一演算を行なう、いわゆる
ベクトル演算が主に実行される。
配列状の各要素は、比較的速度の遅い主記憶装置に蓄え
られており、これを配列要素の先頭アドレス（Ｂ）と要
素量比１１！（Ｄ）とによって、配列の行、列、対角方
向等（Ｂ＋１Ｄ）（ｉは整数）に一定間隔で処理装置に
読出し、演算処理後に同一または別の番地に格納される
。取り扱う配列データは一般に主記憶装置の容量に比べ
て大きなものとなるため、プログラム上での論理アドレ
スをアドレス変換表に基づき実アドレスに変換して主記
憶装置をアクセスする、いわゆる仮想記憶方式を採るの
が一般的である。
られており、これを配列要素の先頭アドレス（Ｂ）と要
素量比１１！（Ｄ）とによって、配列の行、列、対角方
向等（Ｂ＋１Ｄ）（ｉは整数）に一定間隔で処理装置に
読出し、演算処理後に同一または別の番地に格納される
。取り扱う配列データは一般に主記憶装置の容量に比べ
て大きなものとなるため、プログラム上での論理アドレ
スをアドレス変換表に基づき実アドレスに変換して主記
憶装置をアクセスする、いわゆる仮想記憶方式を採るの
が一般的である。
アドレス変換を高速に行なうためにアドレス変換バッフ
ァ（以下変換バッファと略記する）を設けて、主記憶装
置に格納されているアドレス変換表の写しを保持するよ
うにしたものが多い。
ァ（以下変換バッファと略記する）を設けて、主記憶装
置に格納されているアドレス変換表の写しを保持するよ
うにしたものが多い。
特にベクトル演算処理に適した変換バッファとして本出
願人による「アドレス変換方式」 （特願昭５８−２２
３７３ ）が考えられており、アドレス変換バッファの
ミスピットの低減と変換表のロードのオーバーヘッドの
低減を計っている。
願人による「アドレス変換方式」 （特願昭５８−２２
３７３ ）が考えられており、アドレス変換バッファの
ミスピットの低減と変換表のロードのオーバーヘッドの
低減を計っている。
しかし、多数のプログラムを見かけ上並列に処理する多
重プログラミングの環境下では各プログラムとも同一論
理アドレス空間を使用するので、プログラムのディスバ
ッチがされる毎に変換バッファの無効化と、新しいプロ
グラムに対応したアドレス変換表の変換バッファへの再
ロードが発生し、システムの性能を低下させる。
重プログラミングの環境下では各プログラムとも同一論
理アドレス空間を使用するので、プログラムのディスバ
ッチがされる毎に変換バッファの無効化と、新しいプロ
グラムに対応したアドレス変換表の変換バッファへの再
ロードが発生し、システムの性能を低下させる。
本発明の目的は、上記オーバーヘッドを軽減し、多重プ
ログラミングの環境下での好適なアドレス変換装置を提
供することにある。
ログラミングの環境下での好適なアドレス変換装置を提
供することにある。
本発明のアドレス変換装置は、各プログラムでアクセス
可能な論理アドレス空間が同一サイズの複数個の部分空
間に分割され、該部分空間は同一サイズの複数個のペー
ジに分割され、前記論理空間を各ページ単位に実アドレ
スに変換して主記憶をアクセスするアドレス変換装置で
あって、前記部分空間のそれぞれが含む全ページに対す
るアドレス変換表写しを保持する少なくとも一つの変換
バッファと、 前記変換バッファ毎に設けられ、対応する変換バッファ
内にロードされているアドレス変換表を使用するプログ
ラムを示すプログラム識別番号と部分空間番号とを保持
する空間番号レジスタと、前記空間番号レジスタ毎に設
けられ、主記憶アクセスのプログラム識別番号および部
分空間番号と使用中の前記空間番号レジスタの保持する
値が一致しているか否かを検出する検出回路と、変換後
の実アドレスを保持するアドレスレジスタと、 各変換バッファの実ページ番号出力の中から１つを選択
し、前記アドレスレジスタに実ページ番号をセットする
選択回路と、 前記検出回路の出力を入力し、ソフトウェア命令により
、プログラム識別番号と部分空間番号と該部分空間対応
のアドレス変換表の主記憶中の先頭アドレスを示すポイ
ンタが示され、アドレス変換表のロードが指示された時
、前記空間番号レジスタに既に登録済のものがあれば該
変換バッファに主記憶よりアドレス変換表を一括ロード
し、なければ未使用の変換バッファにロードし、論理ア
ドレスから実アドレスへの変換時に、前記検出回路のい
ずれかが一致を検出した、該検出回路に対応する変換バ
ッファの実ページ番号出力を前記選択回路が出力するよ
うに前記選択回路を制御し、前記検出回路がすべて一致
を検出しない場合には該プログラムに割り込みを発生す
る制御回路とを存する。
可能な論理アドレス空間が同一サイズの複数個の部分空
間に分割され、該部分空間は同一サイズの複数個のペー
ジに分割され、前記論理空間を各ページ単位に実アドレ
スに変換して主記憶をアクセスするアドレス変換装置で
あって、前記部分空間のそれぞれが含む全ページに対す
るアドレス変換表写しを保持する少なくとも一つの変換
バッファと、 前記変換バッファ毎に設けられ、対応する変換バッファ
内にロードされているアドレス変換表を使用するプログ
ラムを示すプログラム識別番号と部分空間番号とを保持
する空間番号レジスタと、前記空間番号レジスタ毎に設
けられ、主記憶アクセスのプログラム識別番号および部
分空間番号と使用中の前記空間番号レジスタの保持する
値が一致しているか否かを検出する検出回路と、変換後
の実アドレスを保持するアドレスレジスタと、 各変換バッファの実ページ番号出力の中から１つを選択
し、前記アドレスレジスタに実ページ番号をセットする
選択回路と、 前記検出回路の出力を入力し、ソフトウェア命令により
、プログラム識別番号と部分空間番号と該部分空間対応
のアドレス変換表の主記憶中の先頭アドレスを示すポイ
ンタが示され、アドレス変換表のロードが指示された時
、前記空間番号レジスタに既に登録済のものがあれば該
変換バッファに主記憶よりアドレス変換表を一括ロード
し、なければ未使用の変換バッファにロードし、論理ア
ドレスから実アドレスへの変換時に、前記検出回路のい
ずれかが一致を検出した、該検出回路に対応する変換バ
ッファの実ページ番号出力を前記選択回路が出力するよ
うに前記選択回路を制御し、前記検出回路がすべて一致
を検出しない場合には該プログラムに割り込みを発生す
る制御回路とを存する。
すなわち本発明は、ジョブ番号によるロード、クリア管
理をして、多重プログラミングの環境下でのオーバーヘ
ッドを低減させるようにしたものである。
理をして、多重プログラミングの環境下でのオーバーヘ
ッドを低減させるようにしたものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のアドレス変換装置の一実施例を示すブ
ロック図、第２図は本実施例における論理アドレスと実
アドレスの関係を示す図である。
ロック図、第２図は本実施例における論理アドレスと実
アドレスの関係を示す図である。
本実施例は、主記憶アクセスの要求元プログラム番号を
保持する６ビツトのジョブ番号レジスタ１と、論理アド
レスを保持する３０ビツトのアドレスレジスタ２と、変
換後の実アドレスを保持する２５ビツトのアドレスレジ
スタ３と、選択回路４と、制御回路５と、空間切替命令
のアドレス変換表のポインタレジスタ６と、クリアビッ
ト７と、４個の変換バッファ３０〜３３と、４個の空間
番号レジスタＩｎ−１３と、４個の検出回路２０〜２３
とから構成されている。
保持する６ビツトのジョブ番号レジスタ１と、論理アド
レスを保持する３０ビツトのアドレスレジスタ２と、変
換後の実アドレスを保持する２５ビツトのアドレスレジ
スタ３と、選択回路４と、制御回路５と、空間切替命令
のアドレス変換表のポインタレジスタ６と、クリアビッ
ト７と、４個の変換バッファ３０〜３３と、４個の空間
番号レジスタＩｎ−１３と、４個の検出回路２０〜２３
とから構成されている。
ジョブ番号レジスタ１には処理装置（図示せず）で実行
中のプログラムを識別するためのジョブ番号が処理装置
からアクセス毎にセットされる。このジョブ番号レジス
タ１は６ビツトで構成されており６４プログラムまでが
同時に処理されても判別可能となっている。アドレスレ
ジスタ２にはプログラムで指定可能な２３０個の論理ア
ドレスを指定できるように３０ビツトの論理アドレス信
号が処理装置によって設定される。論理アドレス信号の
うち上位から６ビツト、４ビツトおよび２０ビツトは空
間番号Ｓ、ページ番号Ｐおよびページ内アドレスＲＡを
表現するためのものである。すなわち、論理アドレス空
間はそれぞれが１６ページ（１ページは２３０ ＝ １
，０４８’、５７Ｂアドレス）を存する６４個の部分空
間に分割されている。空間番号Ｓとページ番号Ｐとで表
現される論理ページＬＰは第２図に示すように実ベージ
ＲＰ （５ビツト）にアドレス変換され、この実ベージ
ＲＰとページ内アドレスＲＡ（論理アドレスのものと同
一）とによって、実アドレスレジスタ３から主記憶装置
９をアクセスすることができるようになる。このアドレ
ス変換を行なうことによって、主記憶装置９が３２ペ一
ジ分へ容量であるにもかかわらず、同時に必要な３２ペ
ージ以下のページを主記憶装置９にロードしておけば、
プログラム上はあたかも３２倍の１，０２４ページがあ
るかのようにデータを扱うことができる。
中のプログラムを識別するためのジョブ番号が処理装置
からアクセス毎にセットされる。このジョブ番号レジス
タ１は６ビツトで構成されており６４プログラムまでが
同時に処理されても判別可能となっている。アドレスレ
ジスタ２にはプログラムで指定可能な２３０個の論理ア
ドレスを指定できるように３０ビツトの論理アドレス信
号が処理装置によって設定される。論理アドレス信号の
うち上位から６ビツト、４ビツトおよび２０ビツトは空
間番号Ｓ、ページ番号Ｐおよびページ内アドレスＲＡを
表現するためのものである。すなわち、論理アドレス空
間はそれぞれが１６ページ（１ページは２３０ ＝ １
，０４８’、５７Ｂアドレス）を存する６４個の部分空
間に分割されている。空間番号Ｓとページ番号Ｐとで表
現される論理ページＬＰは第２図に示すように実ベージ
ＲＰ （５ビツト）にアドレス変換され、この実ベージ
ＲＰとページ内アドレスＲＡ（論理アドレスのものと同
一）とによって、実アドレスレジスタ３から主記憶装置
９をアクセスすることができるようになる。このアドレ
ス変換を行なうことによって、主記憶装置９が３２ペ一
ジ分へ容量であるにもかかわらず、同時に必要な３２ペ
ージ以下のページを主記憶装置９にロードしておけば、
プログラム上はあたかも３２倍の１，０２４ページがあ
るかのようにデータを扱うことができる。
上述のアドレス変換を行なうためのアドレス変換表（１
，０２４個）は、、分空間（１６ページ）対応に６４個
のアドレス変換表にまとめられて、プログラムや他のデ
ータと共に主記憶装Ｗ９に予め格納されている。１プロ
グラム当りこれら６４個のアドレス変換表のうちの最大
４個が変換バッファ３０〜３３にロードすることができ
る。どの変換表がどの変換バッファにロードされている
のかを示すのが空間番号レジスタｌＯ〜１３である。空
間番号レジスタｌＯ〜１３は、対応する変換バッファ３
０〜３３内に有効データがロードされている（使用中）
か否かを示す１ビツトの有効ビットＶと、ロードされて
いるアドレス変換表を使用するジョブ番号Ｊ（６ビツト
）と、−分空間番号Ｓ（６ビツト）の計１３ビットから
構成されている。
，０２４個）は、、分空間（１６ページ）対応に６４個
のアドレス変換表にまとめられて、プログラムや他のデ
ータと共に主記憶装Ｗ９に予め格納されている。１プロ
グラム当りこれら６４個のアドレス変換表のうちの最大
４個が変換バッファ３０〜３３にロードすることができ
る。どの変換表がどの変換バッファにロードされている
のかを示すのが空間番号レジスタｌＯ〜１３である。空
間番号レジスタｌＯ〜１３は、対応する変換バッファ３
０〜３３内に有効データがロードされている（使用中）
か否かを示す１ビツトの有効ビットＶと、ロードされて
いるアドレス変換表を使用するジョブ番号Ｊ（６ビツト
）と、−分空間番号Ｓ（６ビツト）の計１３ビットから
構成されている。
次に、すべての変換バッファ３０〜３３が未使用の時Ｊ
＝Ａ、Ｓ＝Ｏでアドレス変換表のロード要求が処理装置
から送られてきた場合の動作について述べる。この時、
ジョブ番号レジスタ１にはＡが、アドレスレジスタ２の
空間番号部にはＯがセットされポインタレジスタ６には
プログラムＡの部分空間Ｏのアドレス変換表が格納され
ている主記憶装置９のアドレスがセットされ、クリアビ
ット７の指示はロードを示すＣ＝０が処理装置によって
セットされる。出力１００で検出回路２０〜２３に送ら
れたＪ＝Ａ、Ｓ＝Ｏは空間番号レジスタｌＯ〜１３の有
効ビットＶがすべて０（未使用）のため一致とならずそ
の出力１２０〜１２３はすべて不一致状態を示す。前記
出力１２０〜＋２３を受信した制御回路５は、ポインタ
レジスタ６の出力１０３のアドレスを出力１７０へ送出
し、主記憶装置９をアクセスして該アドレス変換表をデ
ータ線１０５を介して変換バッファ３０ヘロードすると
ともにストローブ信号１３０で空間番号レジスタ１０に
Ｖ＝１、Ｊ＝Ａ、Ｓ２Ｏをセットする。
＝Ａ、Ｓ＝Ｏでアドレス変換表のロード要求が処理装置
から送られてきた場合の動作について述べる。この時、
ジョブ番号レジスタ１にはＡが、アドレスレジスタ２の
空間番号部にはＯがセットされポインタレジスタ６には
プログラムＡの部分空間Ｏのアドレス変換表が格納され
ている主記憶装置９のアドレスがセットされ、クリアビ
ット７の指示はロードを示すＣ＝０が処理装置によって
セットされる。出力１００で検出回路２０〜２３に送ら
れたＪ＝Ａ、Ｓ＝Ｏは空間番号レジスタｌＯ〜１３の有
効ビットＶがすべて０（未使用）のため一致とならずそ
の出力１２０〜１２３はすべて不一致状態を示す。前記
出力１２０〜＋２３を受信した制御回路５は、ポインタ
レジスタ６の出力１０３のアドレスを出力１７０へ送出
し、主記憶装置９をアクセスして該アドレス変換表をデ
ータ線１０５を介して変換バッファ３０ヘロードすると
ともにストローブ信号１３０で空間番号レジスタ１０に
Ｖ＝１、Ｊ＝Ａ、Ｓ２Ｏをセットする。
その後、変換バッファ３１にＪ＝Ｂ、５＝Ｏ１また変換
バッファ３２にはＪ＝Ａ、Ｓ＝１そして変換バッファ３
３にはＪ＝Ｂ、Ｓ＝２のアドレス変換表かロードされた
とする。この状態で主記憶装置９のページの割付けが変
更になり、Ｊ＝Ａ、Ｓ２Ｏのアトｌメス変換表を再ロー
ドする必要性が生じたとする。この場合、最初のロード
と同様Ｊ＝Ａ、Ｓ２Ｏでロード指示を出すと、検出回路
２０で一致が検出され制御回路５はロードデータを対応
する変換バッファ３０ヘロードするように動作する。
バッファ３２にはＪ＝Ａ、Ｓ＝１そして変換バッファ３
３にはＪ＝Ｂ、Ｓ＝２のアドレス変換表かロードされた
とする。この状態で主記憶装置９のページの割付けが変
更になり、Ｊ＝Ａ、Ｓ２Ｏのアトｌメス変換表を再ロー
ドする必要性が生じたとする。この場合、最初のロード
と同様Ｊ＝Ａ、Ｓ２Ｏでロード指示を出すと、検出回路
２０で一致が検出され制御回路５はロードデータを対応
する変換バッファ３０ヘロードするように動作する。
このように２つのプログラムＡとＢがそれぞれ部分空間
０．１と０．２を使って実行されている時すべての主記
憶装置９へのアクセスアドレスレジスタ２の論理アドレ
スからアドレスレジスタ３の実アドレスに変換される。
０．１と０．２を使って実行されている時すべての主記
憶装置９へのアクセスアドレスレジスタ２の論理アドレ
スからアドレスレジスタ３の実アドレスに変換される。
以下変換動作を更に詳細に説明する。
今、ジョブ番号レジスタｌおよびアドレスレジスタ２に
Ｊ＝Ｂ、５＝Ｏ１Ｐ＝８、Ａ＝１００がセットされたと
する。ＪとＳの出力１００は各検出回路２０〜２３に送
られ空間番号レジスタ１０〜１３の出力１１０〜１１３
と検査される。空間番号レジスタ１１にはＶ＝１、Ｊ＝
Ｂ、Ｓ２Ｏが保持されており検出回路２Ｉが一致を検出
し、出力１２１でｆ＆（Ｊ御回路５に知らされる。ペー
ジ番号Ｐ＝８は出力＋０１で各変換バッファ３０〜３３
にセットアドレスとして送られそれぞれの部分空間の８
番目のページの実ページ番号ＲＰがそれぞれの出力１４
０〜１４３に送出される。選択回路４は前記各変換バッ
ファ３０〜３３の実ページ番号出力１４０〜１４３の中
から制御回路５からの指示１５０により１つを選び出力
１５１でアドレスレジスタ３の上位５ビツトに実ページ
番号をセットする。今、検出回路２１で一致が検出され
たのでＩＩＩ御回路５は指示＋５０で選択回路４に入力
＋４１を出力＋５１に送出するように指示する。したが
って、Ｊ＝Ｂ、Ｓ２Ｏ、Ｐ＝８に対応する実ページ番号
がアドレスレジスタ３のＲＰ部に、アドレスレジスタ２
のページ内アドレスＲＡが出力１０２でアドレスレジス
タ３のＲＡ部にセットされ論理アドレスから実アドレス
への変換が行なわれたことになる。論理アドレスから実
アドレスへの変換において処理装置からのアクセスのＪ
とＳに対応するアドレス変換表が変換バッファにロード
されていない時には検出回路２０〜２３はすべて不一致
となり、制御回路５は変換不能な状態を出力１８０で処
理装置に割込みを発生させることにより通知する。さら
に、すべての変換バッファ３０〜３３に有効なデータが
ロードされている状態で新しいＪ、Ｓの値を持つロード
要求があった場合、制御回路５は出力１８０で処理装置
に例外を発生させ変換バッファ３０〜３３に空きのない
ことを知らせる。
Ｊ＝Ｂ、５＝Ｏ１Ｐ＝８、Ａ＝１００がセットされたと
する。ＪとＳの出力１００は各検出回路２０〜２３に送
られ空間番号レジスタ１０〜１３の出力１１０〜１１３
と検査される。空間番号レジスタ１１にはＶ＝１、Ｊ＝
Ｂ、Ｓ２Ｏが保持されており検出回路２Ｉが一致を検出
し、出力１２１でｆ＆（Ｊ御回路５に知らされる。ペー
ジ番号Ｐ＝８は出力＋０１で各変換バッファ３０〜３３
にセットアドレスとして送られそれぞれの部分空間の８
番目のページの実ページ番号ＲＰがそれぞれの出力１４
０〜１４３に送出される。選択回路４は前記各変換バッ
ファ３０〜３３の実ページ番号出力１４０〜１４３の中
から制御回路５からの指示１５０により１つを選び出力
１５１でアドレスレジスタ３の上位５ビツトに実ページ
番号をセットする。今、検出回路２１で一致が検出され
たのでＩＩＩ御回路５は指示＋５０で選択回路４に入力
＋４１を出力＋５１に送出するように指示する。したが
って、Ｊ＝Ｂ、Ｓ２Ｏ、Ｐ＝８に対応する実ページ番号
がアドレスレジスタ３のＲＰ部に、アドレスレジスタ２
のページ内アドレスＲＡが出力１０２でアドレスレジス
タ３のＲＡ部にセットされ論理アドレスから実アドレス
への変換が行なわれたことになる。論理アドレスから実
アドレスへの変換において処理装置からのアクセスのＪ
とＳに対応するアドレス変換表が変換バッファにロード
されていない時には検出回路２０〜２３はすべて不一致
となり、制御回路５は変換不能な状態を出力１８０で処
理装置に割込みを発生させることにより通知する。さら
に、すべての変換バッファ３０〜３３に有効なデータが
ロードされている状態で新しいＪ、Ｓの値を持つロード
要求があった場合、制御回路５は出力１８０で処理装置
に例外を発生させ変換バッファ３０〜３３に空きのない
ことを知らせる。
例外処理プログラムはロード要求の代りに不要なプログ
ラムの部分空間を変換バッファから追い出すために、ク
リアビット７をＣ＝１として無効化を指示する。今、Ｊ
＝Ｂ、Ｓ＝２を追い出す場合の動作を説明する。ジョブ
番号レジスタ１とアドレスレジスタ２の空間番号部Ｓに
Ｊ＝Ｂ、Ｓ＝２をセットし、クリアビットＣ＝１で制御
回路５にロード要求が出されると検出回路２３で一致が
検出され、出力１２３で制御回路５に知らされる。制御
回路５はＣ＝１のためロード動作をする代りにストロー
ブ信号１３３を使い一致が検出された空間番号レジスタ
１３のＶビットを０に変更し、変換バッファ３３を未使
用状態にする。この後新たな部分空間にロード要求があ
っても変換バッファ３３が空いているのでロードが可能
となり例外を発生しない。
ラムの部分空間を変換バッファから追い出すために、ク
リアビット７をＣ＝１として無効化を指示する。今、Ｊ
＝Ｂ、Ｓ＝２を追い出す場合の動作を説明する。ジョブ
番号レジスタ１とアドレスレジスタ２の空間番号部Ｓに
Ｊ＝Ｂ、Ｓ＝２をセットし、クリアビットＣ＝１で制御
回路５にロード要求が出されると検出回路２３で一致が
検出され、出力１２３で制御回路５に知らされる。制御
回路５はＣ＝１のためロード動作をする代りにストロー
ブ信号１３３を使い一致が検出された空間番号レジスタ
１３のＶビットを０に変更し、変換バッファ３３を未使
用状態にする。この後新たな部分空間にロード要求があ
っても変換バッファ３３が空いているのでロードが可能
となり例外を発生しない。
本実施例においては、変換バッファの数を４としたがこ
の数は同時に処理すべきプログラムの数と１プログラム
当りの使用部分空間数から最適な値を求めるべきもので
４個に限定されるものではない。
の数は同時に処理すべきプログラムの数と１プログラム
当りの使用部分空間数から最適な値を求めるべきもので
４個に限定されるものではない。
以、Ｌ説明したように本発明は、ジョブ番号およびある
部分空間単位でアドレス変換バッファを管理することに
より、多重プログラミングの環境下においてもオーバー
ヘッドが少なく、ベクトル演算時の演体処理速度を向上
させる効果がある。
部分空間単位でアドレス変換バッファを管理することに
より、多重プログラミングの環境下においてもオーバー
ヘッドが少なく、ベクトル演算時の演体処理速度を向上
させる効果がある。
第１図は本発明のアドレス変換装置の一実施例を示すブ
ロック図、第２図は該実施例における論理アドレスと実
アドレスの関係を示す図である。 １−−−−−−−−・・−・−・−ジョブ番号レジスタ
、２ 、３−−−−−−−−−−アドレスレジスタ、４
・・・・・・・・・・・・・・・・・・選択回路、５・
・・・・・・・・・・・・・・・・・制御回路、６・・
・・・・・・・・・・・・・・・・ポインタレジスタ、
７ ・−−−−−−−−・・・・・・・・・クリアビッ
ト、１０．１１，１２．１３−一空間番号レジスタ、２
０．２＋、２２．２３−・・検出回路、３０．３＋、３
２．３３・・・変換バッファ、９−−−−−−−−−−
−−−−・・・主記憶装置。 へ埋人 升埋ｒｈ胤 仲（、。
ロック図、第２図は該実施例における論理アドレスと実
アドレスの関係を示す図である。 １−−−−−−−−・・−・−・−ジョブ番号レジスタ
、２ 、３−−−−−−−−−−アドレスレジスタ、４
・・・・・・・・・・・・・・・・・・選択回路、５・
・・・・・・・・・・・・・・・・・制御回路、６・・
・・・・・・・・・・・・・・・・ポインタレジスタ、
７ ・−−−−−−−−・・・・・・・・・クリアビッ
ト、１０．１１，１２．１３−一空間番号レジスタ、２
０．２＋、２２．２３−・・検出回路、３０．３＋、３
２．３３・・・変換バッファ、９−−−−−−−−−−
−−−−・・・主記憶装置。 へ埋人 升埋ｒｈ胤 仲（、。
Claims (1)
- 【特許請求の範囲】 １、各プログラムでアクセス可能な論理アドレス空間が
同一サイズの複数個の部分空間に分割され、該部分空間
は同一サイズの複数個のページに分割され、前記論理空
間を各ページ単位に実アドレスに変換して主記憶をアク
セスするアドレス変換装置であって、 前記部分空間のそれぞれが含む全ページに対するアドレ
ス変換表写しを保持する少なくとも一つの変換バッファ
と、 前記変換バッファ毎に設けられ、対応する変換バッファ
内にロードされているアドレス変換表を使用するプログ
ラムを示すプログラム識別番号と部分空間番号とを保持
する空間番号レジスタと、前記空間番号レジスタ毎に設
けられ、主記憶アクセスのプログラム識別番号および部
分空間番号と使用中の前記空間番号レジスタの保持する
値が一致しているか否かを検出する検出回路と、変換後
の実アドレスを保持するアドレスレジスタと、 各変換バッファの実ページ番号出力の中から１つを選択
し、前記アドレスレジスタに実ページ番号をセットする
選択回路と、 前記検出回路の出力を入力し、ソフトウェア命令により
、プログラム識別番号と部分空間番号と該部分空間対応
のアドレス変換表の主記憶中の先頭アドレスを示すポイ
ンタが示され、アドレス変換表のロードが指示された時
、前記空間番号レジスタに既に登録済のものがあれば該
変換バッファに主記憶よりアドレス変換表を一括ロード
し、なければ未使用の変換バッファにロードし、論理ア
ドレスから実アドレスへの変換時に、前記検出回路のい
ずれかが一致を検出した、該検出回路に対応する変換バ
ッファの実ページ番号出力を前記選択回路が出力するよ
うに前記選択回路を制御し、前記検出回路がすべて一致
を検出しない場合には該プログラムに割り込みを発生す
る制御回路とを有するアドレス変換装置。 ２、部分空間のアドレス変換表ロード命令にはクリアビ
ットを含み、前記制御回路は、クリアビットが変換バッ
ファの無効化指示を指定しない時には部分空間単位での
アドレス変換表の一括ロードを行ない、無効化指示があ
る時には該命令で示されるプログラム識別番号と部分空
間番号の一致するものを前記検出回路で検査し、一致す
るものがあれば変換バッファ内の全てのアドレス変換表
を無効とするため、前記部分空間レジスタを未使用状態
とする特許請求の範囲第１項記載のアドレス変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62057348A JPS63221440A (ja) | 1987-03-11 | 1987-03-11 | アドレス変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62057348A JPS63221440A (ja) | 1987-03-11 | 1987-03-11 | アドレス変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63221440A true JPS63221440A (ja) | 1988-09-14 |
Family
ID=13053069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62057348A Pending JPS63221440A (ja) | 1987-03-11 | 1987-03-11 | アドレス変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63221440A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01228039A (ja) * | 1988-02-10 | 1989-09-12 | Internatl Business Mach Corp <Ibm> | コンピユータ・システム |
-
1987
- 1987-03-11 JP JP62057348A patent/JPS63221440A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01228039A (ja) * | 1988-02-10 | 1989-09-12 | Internatl Business Mach Corp <Ibm> | コンピユータ・システム |
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