JPS6257044A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は計ｒσ機の主記憶保護に好適な記憶保護装置に
関する。

〔発明の背景〕

従来の計算機の仮想記憶方式として大きくわけて、デマ
ンドページング、セグメンテーションの２方式があった
。これらの方式についてはマグローヒ／ｌ／　（Ｍｅ　
（）ｒａｗ−Ｈｉ　Ｉ　１　）社刊行の「オペレーテイ
ングシステＡ　Ｊ　　（Ｑｐｅｒａｔｉｎｇ　ｆ３ｙｓ
ｔｅｍｓ　）と題する書籍において論じられている。両
方式とも第２図に示すように主記憶上に１段または複数
段の構造を持つアドレス変換機を使用する。第１図は２
段の場合を示し、以下両方式の記憶保護上の違いを第１
図にしたがって説明する。

デマンドベージング方式は仮想記憶をまずセグメントと
呼ぶ固定長の単位に分け、さら釦セグメントの中をペー
ジと呼ぶ固定長の単位に分け、実記憶をページ単位に割
り当てる。仮想記憶へのアクセス時は、命令のオペラン
ドアドレスを示すベースアドレスと相対アドレスを加算
後、セグメント表１とページ表２を引きアクセスするペ
ージを決定する。この方式は単位が固定長であるので効
率的な仮想記憶管理ができる。また、論理上は１次元の
仮想記憶であるので、小さなサイズのデータを多数使う
場合でも端から詰めて割り当てられるので、仮想記憶の
空きができず、仮想記憶空間を効率的に使用できる。し
かし、配列データなどのデータの集合が仮想記憶のどの
範囲に置かれているかは、セグメント表１とページ表２
の情報ではわからない。したがって、データの集合をア
クセスする場合、アドレスがデータの存在範囲をはすれ
ているかどうかの検出（アドレス範囲チェックと呼ぶ）
は、この方式ではできない。

一方、セグメンテーション方式は仮想記憶を可変長のセ
グメントに分け、セグメントとデータの集合を対応づけ
、通常は一つのセグメントに一つのデータの集合を割り
当てる。ページは固定長にすることが多い。仮想記憶へ
のアクセス時は、まずベースアドレスでセグメント表１
を引いたのち、当該セグメントのページ表２を引いてア
クセスするページを決定する。この方式ではセグメント
表エントリ３にデータの存在範囲を示すアドレスを持ち
、アドレス変換時にアドレス範囲チェックを行うことが
できる。しかし、小さいデータの集合が多い場合、ベー
スアドレスで指定可能なセグメンＮＣも上限があるので
、すべてのデータ集合が仮想記憶空間に入りきらない可
能性はデマンドページング方式より高い。言いかえれば
、セグメンテーション方式は仮想記憶空間に非使用部分
があちこちにできるのでスペース効率が悪い。

〔発明の目的〕

本発明の目的は、主記憶上の配列やスタックなどの構造
を持つデータをアクセスする場合に起るデータ範囲を誤
って逸脱してアクセスするのを検出でき、かつ効率的な
仮想記憶管理が可能な記憶保護機構を提供すること（で
ある。

〔発明の概要〕

アドレス範囲をチェックしたい構造を持つデータの数は
そうでないデータの数より少ないのが普通である。また
、デマンドページング方式のセグメント表エントリやペ
ージ表エントリにデータの上限アドレスを持てばセグメ
ントまたはページにアドレス範囲をチェックしたい構造
を持つデータを１個だけ置くことができる。

したがって、デマンドページング方式の仮想記憶を基本
として、セグメントまたはページごとにアドレス範囲チ
ェックを行うかどうかを設定可能くすれば、実用上問題
ない数のアドレス範囲チェック可能なデータを取り扱え
、かつ効率的な仮想記憶を実現できると考えた。

〔発明の実施例〕

以下、本発明の一実施例を図面により説明する。

第１図は本実施例の構成図である。記憶保護装置は命令
制御ユニット１０、主記憶ユニット１１、記憶制御ユニ
ット１２、演算制御ユニット１３がら成る。命令制御ユ
ニツ）１０は命令実行の制御を行い、汎用レジスタ群２
０．実行命令のオペランドアドレスのベースアドレスを
保持するベースアドレス・レジスタ２２、インデクスを
保持するインデクス・レジスタ２３、変位を保持する変
位レジスタ２４、オペランドアドレスに対してアドレス
範囲チェックを実施することを示すＬビット２１、加算
器２５，２６、仮想アドレス・レジスタ２７、相対アド
レス・レジスタ２８、セレクタ３０を持つ。

記憶側間ユニット１１は、仮想記憶アクセスの制御ヲ行
い、仮想アドレスを実アドレスへ変換するアドレス変換
回路３１、実ページアドレス・レジスタ３３、セグメン
トがアドレス範囲チェックの対象となるデータを持つこ
とを示すＰビット３４、対尿データの上限アドレスを保
持する上限アドレスレジスタ３５、実アドレス・レジス
タ３９、割り込み回路４０、比較器３８、ゲート４２．
４３，４４，４５、割り込み信号線４１を持つ。演算ユ
ニット１３は命令の演算機能を実行する。主記憶ユニッ
ト１１はアドレス変換機２９を格納している。第３図は
アドレス変換機２９のエントリ・フォーマットを示す。

仮想記憶はまずセグメントと呼ばれる仮想記憶単位に分
けられ。

さらにセグメントの中をページと呼ばれる単位に分けら
れる。アドレス変換機２９は第２図に示す構造を持ち、
セグメント表エントリ３はセグメントごとに設けられ、
ページ表アドレス５０、アドレス範囲チェックの対象デ
ータを持つことを示すフラグ５１、対象データが存在す
る範囲の上限を示すセグメント内相対アドレスである上
限アドレス５２を持つ。ページ表エントリ４はページご
とに設けられ、実ページアドレス５３を持つ。

第４図は命令のフォーマットを示す。命令６０にはオペ
レーションコード６１に加工て、オペランドアドレスを
あられすベースレジスタ番号６４、インデクスレジスタ
番号６３、変位６５が指定されている。レジスタ番号６
３．６４は汎用レジスタの番号を指定する。

第５図はペースレジスタのフォーマツトラ示す。

ベースレジスタ５０の左端ビットはアドレス範囲チェッ
クを受けるべきアクセスであることを示すフラグ７１で
あり、残シのフィールドはベースアドレス７２である。

ベースアドレス７２はセグメント・アドレス７３、ペー
ジ・アドレス７４、変位７５に分かれる。

したがって、本実施例では、アドレス範囲チェックを行
いたいデータはセグメントの先頭から上限アドレス５２
．５５で示す範囲に置かなければならない。同一セグメ
ント内にアドレス範囲チェックの対象データを複数置く
ことはできないが、アドレス範囲チェックの対象データ
を１個置き。

残りの部分にアドレス範囲チェックを行わないデータを
複数置くことができる。

次に本実施例の動作を説明する。本実施例では仮想記憶
上のデータをアクセスする前に、プログラムにより汎用
レジスタ群２０のいずれかのレジスタをペースレジスタ
７０として選び、対象データのベースアドレス７２をロ
ードする必要がある。

また、その際に対象データに対してアドレス範囲チェッ
クを実施したい場合は、ベースレジスタ７０の７ラグ７
１を論理和演算命令などでオンにしておく。仮想記憶に
アクセスする命令を実行しようとすると、本実施例では
命令制御ユニット１０が当該命令のペースレジスタ番号
６４で示す汎用レジスタ群２０のレジスタの７ラグ７１
をＬピット２１に、ベースアドレス７２をベースアドレ
ス・レジスタ２２にセットし、インデクスレジスタ番号
６３で示す汎用レジスタ群２０のレジスタの内容をイン
デクス・レジスタ２３にセットする。主記憶ユニット１
１内にある命令６０中の変位６５は変位レジスタ２４に
セットする。その後、加算器２６でインデクス・レジス
タ２３と変位レジスタ２４の内容を加算して相対アドレ
ス・レジスタ２８にセットし、加算器２５でさらに相対
アドレス・レジスタ２８とベースアドレス・レジスタ２
２の内容を加算するが、セレクタ３０によりＬピット２
１がオフの場合は仁の加算結果が仮想アドレス・レジス
タ２７にセットされ、Ｌビット２１がオンの場合はベー
スアドレス・レジスタ２２のセグメント・アドレス７３
と相対アドレス・レジスタ２８のページ・アドレス７４
と変位７５が仮想アドレス・レジスタ２７にセットされ
る。記憶制御ユニット１２のアドレス変換回路３１は仮
想アドレス・レジスタ２７のセグメント・アドレス７３
からアドレス変換機２９の該当セグメント表エントリ３
を求め、７ラグ５１をＰビット３４に、上限アドレス５
２を上限アドレス・レジスタ３５にセットする。該当セ
グメント表エントリ３のページ表アドレス５０と仮想ア
ドレス・レジスタのページ・アドレス７４から該当ペー
ジ表エントリ４を求め、実ページ・アドレス５３を実ペ
ージアドレス・レジスタ３３にセットする。

災ページアドレス・レジスタの内容と仮想アドレス・レ
ジスタ２７の変位７５は実アドレス・レジスタ３９にセ
ットされる。比較器３８は上限アドレス・レジスタ３５
と相対アドレス・レジスタ２８の内容を比較し、その結
果とＬビット２１、Ｐビット３４を入力としてゲー）４
２．４３゜４４．４５は、Ｌピット２１、Ｐビット３４
、比較器３８の出力がそれぞれ、１，１．１またはＯ９
１．０または１，０．０または１，０．１の場合に割り
込み発生回路４０を起動する。割り込み発生回路４０は
割り込み信号線４１により演算ユニット１３に割り込み
の発生を知らせ、仮想記憶へのアクセスを無効にさせる
。

本実施例によれば、ペースレジスタの’ｔ［ビットをフ
ラグに使用するため、デマンド・ベージング方式にくら
べて仮想記憶空間の容量は１／２になるが高速のアドレ
ス範囲チェックが可能となる。

また、セグメンテーション方式とくらべると、小さいデ
ータ集合が多い場合でも仮想記憶空間に非使用部分がで
きずスペース効率が良い。

〔発明の効果〕

本発明によれば、仮想記憶は管理効率がよく仮想記憶空
間のスペース効率もよいデマンドページング方式を採り
ながら、配列やスタックなどの構造を持つデータのアド
レス範囲のチェックをアドレス変換時に効率よく行うこ
とができる。デマンドページング方式でアドレス範囲チ
ェックをソフトウェアで行う場合にくらべて本発明なら
ば命令のデコード、上下限値のロードが必要ないので少
なくとも１０倍程度速いチェックが可能である。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図はこの実施
例のアドレス変換機の構造図、第３図はこの実施例のア
ドレス変換機エントリのフォーマット図、第４図はこの
実施例の命令フォーマット図、第５図はこの実施例のペ
ースレジスタのフォーマットを示す。 ２１・・・Ｌピッ）、２２・・・ベースアドレス・レジ
スタ、２８・・・相対アドレス・レジスタ、２９・・・
アドレス変換機、３１・・・アドレス変換回路、３４・
・・Ｐビット、３５・・・上限アドレス・レジスタ、５
１・・・アドレス範囲チェック・フラグ、５２・・・上
限アドレス、７１・・・アドレス範囲チェック・フラグ
、　　。 、〆 ７２・・・ベースアドレス。　　　　　　　　　　　　
（＼′

Claims (1)

【特許請求の範囲】
1. 仮想記憶方式を採りベースアドレスと相対アドレスによ
   り命令のオペランドアドレスを決定する方式の計算機に
   おいて、仮想記憶単位ごとにアドレス範囲チェックの対
   象データの存在を示すフラグと該対象データの存在範囲
   を示す上限アドレスを含むエントリを持つアドレス変換
   機と、命令のオペランドアドレスごとにアドレス範囲チ
   ェックを実施するか否かを弁別する手段と、仮想記憶ア
   クセス時にベースアドレスが示す仮想記憶単位に対応す
   る上記アドレス変換機のエントリ内の上記フラグおよび
   存在範囲を示す上記上限アドレスと上記弁別手段に基づ
   いて、アドレス範囲チェック実施であり該フラグがオン
   でかつ相対アドレスが該上限アドレスより大きい場合と
   、アドレス範囲チェック実施であり該フラグがオフの場
   合と、アドレス範囲チェック非実施であり該フラグがオ
   ンでかつ相対アドレスが該上限アドレスより大きくない
   場合に、仮想記憶へのアクセスを無効にし例外条件を発
   生させる判定手段を設けたことを特徴とする記憶保護装
   置。