JPS6084646A - テ−ブル探索方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、テーブルエントリの空塞表示と、該表示の管
理用インデクス情報を持つレジスタ群をテーブル本体と
独立したメモリで実現し、空エントリ探索に該メモリ内
のインデクス情報を利用して、本体のテーブルをアクセ
スすることなく、少ないアクセス回数で高速に探索を可
能とする方式％式％ 従来、大規模なテーブルの空エントリ探索においてはソ
フトウェアテーブルの場合はソフトウェアにより、ハー
ドウェアテーブルの場合はテーブルに副造を持たせ探索
範囲を限定する等の対処をしておシ、探索動作が低速で
あったり、全部の窒エントリを有効に利用できない等の
欠点があった０発明の目的 本発明は、上記従来のテーブルの空エントリ探索の問題
を解決し、空エントリの探索を高速度に実行可能とし、
また全部の空エントリを有効に利用できるようにするこ
とをその目的とする。

発明の概要 本発明においては、テーブルの各エントリの空塞表示の
状態管理のだめのインデクス情報をもつレジスタ群をテ
ーブル本体と独立して動作可能なメモリで構成するもの
であり、これらのレジスタ群を空エントリ探索用ノ・−
ドウエアを用いて前記インテクスＩｎ報に従って探索す
ることを特徴とするものであって、空エントリ探索に際
して本体のテーブルをアクセスすることなく、少ないア
クセス回数で高速に探索を可能とする方式に関するもの
である。

発明の実施例 以下、本発明の構成及び作用を実施例によって詳しく説
明する。

第１図は、本発明の実施例におけるテーブル本体と、そ
の各エントリの空塞表示及び表示状態管理のためのレジ
スタアレーの基本的関係を示す図である。１はレジスタ
アレー、１００はテーブル本体、１α、１ｂ、　１ｃは
レジスタアレー１中のレベル１゜レベル２．レベル６と
名付けられるレジスタ群である。テーブル本体が２に個
（ｋ＝ｔ＋ｍ＋ｎ　）のエントリを持つ場合、その空又
は塞の１６報は各レジスタ当り２ｎビツトのデータを持
つ２Ｌ＋１個のレベル６レジスタ群の対応する１個のレ
ジスタの対応するビットの０”又は１”によυ表現され
る。空の場合は′１”、塞の場合は“０″である。

レベル６レジスタ１個の２ｎビツトの内容の論理和を取
り、結果を１ビツトで表示した２″′ビツトのデータを
持つレジスタがレベル２レジスクであシ、これは２Ｌ個
存在する。

レベル２レジスタ１個の２″Ｌビツトの内容の論理和を
取り、結果を１ビツトで表示した２　ビットのデータを
持つレジスタがレベル２レジスタでちり、これは２Ｑ（
＝１）個存在する。

こバラレベル２レジスタ群１ｂ及びレベルルジスタ１１
）によシ空塞表示のインチフス士δ報を保持させ、空エ
ントリ探索においては、梗塞表示そのものを保持するレ
ベル６レジスタ群１Ｃとともに以下のように使用する。

錯エントリ探索に際して、最初にレベルルジスタ″１″
の立つビット中の、探索順序に従って最初に得られるも
の（例えば、００１００１１０１００１がレベルルジス
タ１ＣＬの内容であって、探索順序が左→右であれば、
左端から６つ目のビットが最初に得られるものとなる）
をめる。これに対応する１ｂのレベル２レジスタを（第
１図に示した相互関係に従って請求め、この中で（レベ
ルルジスタ１αの場合と同じ）探索順序に従い最初に得
られる“１＃の立つビットをめる。これに対応する１Ｇ
のレベル６レジスタを（第１図に示した相互関係に従っ
て請求め、この中で（レベル１，２レジスタの場合と同
じ）探索順序に従い最初に得られる“１＃の立つビット
をめる。これに対応するテーブル本体中のエントリがめ
る窒エントリとなる。

第２図は第１図に示したレジスタアレー１を、メモリ中
にたたみ込んだ際のアドレス付与例を示したものである
。レジスタアレーのアドレスは１＋Ｌ＋ｍ＋ｎビットで
アシ、このうち１　＋ｔ＋ｍビットを用いてレベル１．
２．３のレジスタの１個を指定し、さらにｎビットでレ
ベル３レジスタ内のビット位置を指定する。レベルルジ
スタは１＋ｔ＋ｍピットのある特定パターンにより指定
され、レベル２レジスタは′０”（１ビツト）＋ｔビッ
ト士”′０・・・０”（ｍビット）で指定され、レベル
６レジスタは′１″′（１ビツト）＋ｔビット＋ｍビッ
トで指定される。第２図は、上述の状況をデコーダと若
干の結線にて表現しているが、具体的ハードウェアを示
すものではない。

第６図は、第１図、第２図に示した基本構成における実
施例の具体的構成例であって、１はテーブル各エントリ
の空塞表示と表示状態管理のだめのレジスタアレー、２
はこれらレジスタアレー中の１つのレジスタを指定する
だめのデコーダ、６゜４．５はデコーダ２へのアドレス
信号線、６はデコーダ２に特定アドレスパターンを発生
させるだめの信号線、７，８．９はレジスタアレーから
の読出データを保持するだめのレジスタ、１０はレジス
タ７．８．９から入力したデータ中で最優先のｎ　１　
ｓ＋の立つビットを２進エンコードするプライオリティ
エンコーダ、１１はプライオリティエンコーダに入力さ
れた信号がα１１０であることを示す信号、１２゜１３
．１４はプライオリティエンコーダ１０の出力データを
保持するだめのレジスタ、１５はプライオリティエンコ
ーダ１０の出力データをテコードする否定・出力を持つ
デコーダ、１６はレジスタ７゜８．９のいずれかのデー
タとデコーダ１５の出力のビット毎の論理積をとる回路
、１７は１６の出力がａｌ、１．０であることを示す信
号、１８はレジスタ１２゜１３．１４のいずれかのデー
タが入力されるデコーダ、１９はレジスタ７．８．９の
いずれかのデータとデコーダ１８の出力のビット毎の論
理和をとる回路、２０はレジスタ１４の出力データ線、
２１は全体を制御する制御部である。レジスタ１２，１
３．１４は制御部２１の制御のもとに、データバス等を
介して、プログラムとのデータの送受が可能である。

以下第３図によシ本実施例の動作を説明する。

Ａ、空エントリの探索とその捕捉及びレジスタの更新 ■）空エントリの探索 ■　制御部２１にプログラムから空エントリ探索の指示
が来ると、信号線乙によシデコーダ２に対しレベルルジ
スタ１ｃＬのアドレスを発生さぜ、読出データをレジス
タ７にセットする。

■　レジスタ７の出力をプライオリティエンコーダ１０
に入力する。ここでαＩＶ、ｉ　ｏ信号１１が出れは、
テーブルには空エントリなしと判断し、制御部２１はそ
の旨をプログラムに報告する。αＮ１［１で寿ければ以
下に進む。

■　プライオリティエンコーダ１０の出力をレジスタ１
２にセットし、信号線５を介してデコーダ２に入力する
。その際同時にセレクタ４１はαｆβ０デークを選択し
て信号線４を介してデコーダ２に入力しておシ、セレク
タ６１はレベル２データ（すなわち１０”データ、第２
図参照）を信号線５を介してデコーダ２に入力している
。この時点でデコーダ２はレベルルジスタ１ａのプライ
オリティエンコーダ１０の優先順位に従って最初の“１
″の立っているビットに対応するレベル２レジスタのア
ドレスを発生している。

（第２図参照） ■　■で発生したアドレスに従って、レジスタアレー１
から読出したデータをレジスタ８にセットする。

■　レジスタ８の出力をプライオリティ　エンコーダ１
０に入力し、出力をレジスタ１３にセットする。

■　レジスタ１６の出力をセレクタ４１．信号線４を介
してデコーダ２に入力する。

この時、同時に信号線５を介してレジスタ１２のデータ
、及びセレクタ６１と信号線６を介して、レベル３デー
タ（すなわち″１′データ、第２図参照）をデコーダ２
に入力している。この時点でデコーダ２は■で指示され
たレベル２レジスタにおける（プライオリティエンコー
ダ１ｏの優先順位に従って）最初の１１”の立っている
ビットに対応するレベル３レジスタのアドレスを発生し
ている。（第２図参照） ■　■で発生したアドレスに従って、レジスタアレー１
から読出したデータをレジスタ９にセットする。

■　レジスタ９のデータをプライオリティエンコーダ１
０に入力し、その出力をレジスタ１４にセットする。

■　この時点で、レジスタ１２，１３．１４にセットさ
れている内容が請求めるテーブルの空エントリのアドレ
ス（すなわちエントリ番号）となる。制御部２１はプロ
グラムに対し、レジスタ１２，１３．１４をん′ｃみ出
すよう指示する。

■）空エントリを捕捉し、当該エントリを塞としだ後の
レジスタアレー更新処理 ［相］　■の時点でプライオリティエンコーダ１０の出
力は、レベル６レジスタの（プライオリティエンコーダ
１０の優先順位に従って）最初のｒｌ”の立っているビ
ット位置をエンコードしたものになっている。

このデータをデコーダ１５に入力し、その出力（否定形
式）とレジスタ９の内容とＡＮＤをとれは、選択した空
エントリに対応するレベル６レジスタのビラトラ’１″
−１０″。

すなわち“空”−“塞“へ変更できる。従って、デコー
ダ１５の出力と、レジスタ９の出■のアドレスを用いる
。この時点でＡｌｌＤ回路１６のα２λ０信号１７が出
れば、■の時点でレジスタ１２．１３で指示されたレベ
ル３レジスタにおいてｄｌ”の立っているビットは１個
であった事となり、■で指示された（すなわち■の時点
でレジスタ８にその内容が収容されている）レベル２レ
ジスタの誉き変えを行う必要が生じ、以後の処理を続行
する。ＡＮＤ回路１６の０２１０個号１７が出なければ
処理はここで終了し、次の空エントリ探索、又は基エン
トリの空化等の処理を行う。

■　■の時点でレジスタ８にレベル２レジスタの内容が
収容されているので、その出力をプライオリティエンコ
ーダ１０に加え、その出力をデコーダ１５に加えるとと
もに、並行してレジスタ８の出力をＡＮＤ回路１６に加
える。ＡＮＤ回路１６の出力を■のアドレスを用いてレ
ジスタアレー１に書き込む。この時点でＡＮＤ回路１６
のα！ＬＯ出力佃号１７が出なければ処理はここで終了
する。出力信号１７が出れば［相］におけると同様な理
由で、レベルルジスタの顎き変えを行うため以後の処理
に進む。

Ｏ■の時点でレジスタ７にレベルルジスタの内容が収容
されているので、その出力をプライオリティエンコーダ
１０に加え、その出力をデコーダ１５に加えるとともに
、並行してレジスタ７の出力をＡＮＤ回路１６に加える
。ＡＮＤ回路１６の出力を、■のアドレスを用いてレジ
スタアレー１に病き込む。

以上でレベル１．２．３の関連するレジスタの更新は終
了した。

Ｂ、基エントリの空化と、レジスタ更新■　プログラム
によシ塞−空へ変化させたテーブルエントリのアドレス
（すなわちエントリ番号）が制御部２１の制御の下にレ
ジスタ１２゜１３．１４へセットされる。

■　レベル６レジスタを読出すだめ、レジスタ１２．１
３のデータ及びセレクタ６１を介してレベル３データ（
すなわち′１′データ、第２図参照）をデコーダ２に加
える。（所望のレベル３レジスタのアドレスをデコーダ
２に加えたことになる。す ■　レジスタアレー１からの読出しデータをレジスタ９
にセット後、ＯＲ回路１９に入力し、同時にプライオリ
ティエンコーダ１０に入力する。（α必Ｉ１．０判定の
ため） ■　レジスタ１４のデータをデコーダ１８に加え、その
出力をＯＲ回路１９に入力する。

■　この時点でＯＲ回路１９の出力は、レベル３レジス
タの更新されたデータとなっているので■のアドレスを
用いてレジスタアレー１に書キ込み、レベル６レジスタ
を更新する。

■　■においてαβ１０信号１１が出ていなければ、処
理はここで終了しくすなわ５ち他にも空エントリが存在
したのでインデクス情報の変更は不要である）、出てい
れば以下の処理を続行する。

■　レベル２レジスタの更新を行うだめ、レジスタ１２
のデータ、セレクタ４１を介したａＮＯテーデー及びレ
ジスタ６１を介したレベル２データ（すなわち・Ｄ”デ
ータ、第２回診期）をデコーダ２に加え、レジスタアレ
ー１をアクセスし、読出しデータをレジスタ８にセット
する。その後プライオリティエンコーダ１０に出力を加
える。

■　レジスタ８のデータと、レジスタ１６のデータをデ
コーダ１Ｂを介してＯＲ回路１９に加え、出力を■のア
ドレスでレジスタアレー１に書き込む。■においてａｐ
μ０伯号１１が出ていなければ処理はここで終了し、出
ていれば以下の処理を続行する。

■　レベルルジスタの更新を行うだめ、特定パターン発
生信号６をＯＮとしてデコーダ２にレベルルジスタのア
ドレスを発生さセ、レジスタアレー１をアクセスする。

読出しデータをレジスタ７にセットするとともに、ＯＲ
回路１９に加える。並行してレジスタ１２のデータをデ
コーダ１Ｂを介してＯＲ回路１９に加え、出力をレジス
タアレー１に稠き込みレベルルジスタの更新を行う。

以上でレベル１，２．３の関連するレジスタの更新は終
了した。

以上説明した動作について、（、Ｉ）空エントリの探索
はプログラムからの要求に先立って、事前に独立に処理
しておくことが可能であり、要求的にはただちに空エン
トリを指示することができる。

さらに、多数の空エントリを捕捉したい場合にもＡ、　
Ｉ）、　Ａ、　Ｉｔ）　の処理がプログラムの進行とは
独立に並行してハードウェアで実行可能であるため、１
つの空エントリを捕捉して若干の処理をプログラムが進
めている間に、次の空エントリを指示することができる
。

以上説明した実施例は、レジスタを６レベルの構成とし
たが、使用部品、デープル規模等によシ適宜選択すれば
良く、固定的なものではなく、空塞表示の状態管理のだ
めのインチフス情報は釉々変更可能である。

発明の詳細 な説明したように、テーブルの各エントリの空塞表示と
、該表示の状態管理のだめのインチフス情報を持つレジ
スタ群を、テーブル本体と独立して動作可能なメモリで
構成するとともに、空エントリ探索用ハードウェアを用
い、空エントリ探索時にテーブルアクセスを行うかわり
に該メモリのみをアクセスすることによシ、空エントリ
の探索が実行可能なため、以下の利点がある。

（１）空エントリをプログラムからの要求前にあり らかしめ探索しておくことによシ、探索のだめの待時間
を大幅に削減できる。

（２）　空エントリの位置による探索時間の変動を大幅
に小さくできる。

（６）多数の空エントリを同時に探索する場合、探索時
間を大幅に削減できる。

【図面の簡単な説明】

第１図は本発明の実施例におけるテーブル本体と、各エ
ントリの空塞表示及び表示状態管理のだめのレジスタア
レーの基本的関係を示す図、第２図はレジスタアレーの
アドレス付与例を示す説明図、第３図は本実施例の構成
図である。 １・・・レジスタアレー、２・・・デコーダ、３，４．
５・・・アドレス信号線、６・・・特定パターン発生信
号線、７．８．９・・・読出データレジスタ、１０・・
・プライオリティエンコーダ、１１・・・αｎｏ仏号線
、１２，１３，１４・・・エンコーダ出力データレジス
タ、１５・・・デコーダ、−（ン １６・・・ＡＮＤ回路、１７・・・ｃＬβ℃０信号線、
１８・・・１コダ、１９・・・ＯＲ回路、２０・・・レ
ジスタ出力データ線、２１・・・制御部、３１・・・セ
レクタ、４１・・・セレクタ。 特許出願人　日本電信電話公社

Claims (1)

【特許請求の範囲】
1. テーブルの各エントリの空塞表示と、該空塞表示の状態
   管理のためのインデクス情報を持つレジスタ群をテーブ
   ル本体と独立して動作可能なメモリで構成し、さらに該
   レジスタ群を前記インデクス情報に従って探索する空エ
   ントリ探索用ハードウェアを備え、該空エントリ探索用
   ハードウェアを用いて前記メモリをアクセスすることに
   よって空エントリの探索を実行することを特徴とするテ
   ーブル探索方式。