JPS592283A - バツフアメモリ制御装置 - Google Patents
バツフアメモリ制御装置Info
- Publication number
- JPS592283A JPS592283A JP57110441A JP11044182A JPS592283A JP S592283 A JPS592283 A JP S592283A JP 57110441 A JP57110441 A JP 57110441A JP 11044182 A JP11044182 A JP 11044182A JP S592283 A JPS592283 A JP S592283A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、情報処理装置等におけるバッファメモリ制御
装置に関し、特に先入れ先出しメモリ（Ｆ工ＦＯ）方式
のバックアメモリの制御装置に関するものである。
装置に関し、特に先入れ先出しメモリ（Ｆ工ＦＯ）方式
のバックアメモリの制御装置に関するものである。
従来、先入れ先出しメモリを制御する場合は、データを
取り出す時には、このメモリ内に有効なデータが存在す
るか否かのみを調べて、有効なデータが存在する限り取
出しを行い、データを格納する時には、このメモリ内に
空き領域が存在するか否かのみを調べて、空き領域が存
在する限りデータの格納を行っていた。したがって、メ
モリ内でのデータや空き領域の有無を知ることは可能で
あっても、何語数のデータが存在し、あるいは何語数分
の空きがあるかを知ることはできず、例えば、データを
１語取り出した場合にはすぐに１語を補うような制御を
しており、データ取出し側の要求がそのまま主記憶装置
へ対する読出し要求へ反映してしまう。このため、主記
憶装置の専有時間が長くなって効率が悪いなどの欠点が
ある。
取り出す時には、このメモリ内に有効なデータが存在す
るか否かのみを調べて、有効なデータが存在する限り取
出しを行い、データを格納する時には、このメモリ内に
空き領域が存在するか否かのみを調べて、空き領域が存
在する限りデータの格納を行っていた。したがって、メ
モリ内でのデータや空き領域の有無を知ることは可能で
あっても、何語数のデータが存在し、あるいは何語数分
の空きがあるかを知ることはできず、例えば、データを
１語取り出した場合にはすぐに１語を補うような制御を
しており、データ取出し側の要求がそのまま主記憶装置
へ対する読出し要求へ反映してしまう。このため、主記
憶装置の専有時間が長くなって効率が悪いなどの欠点が
ある。
本発明の目的は、先入れ先出しメモリの他にこのメモリ
に格納するデータ数を制御する制御装置を付加すること
により上記欠点を除去し、主記憶装置に対する先読み要
求のための情報を得ることができるようにし、データの
引取り側と主記憶装置側の特性の整合をとるようにして
主記憶装置の専有時間を縮小できるようにしたバックア
メモリ制御装置を提供することにある。
に格納するデータ数を制御する制御装置を付加すること
により上記欠点を除去し、主記憶装置に対する先読み要
求のための情報を得ることができるようにし、データの
引取り側と主記憶装置側の特性の整合をとるようにして
主記憶装置の専有時間を縮小できるようにしたバックア
メモリ制御装置を提供することにある。
本発明のバックアメモリ制御装置は、在庫管理として見
ると発注恵方式を応用したものであり、・在庫管理にお
ける発注点に相当するものとして、先入れ先出しメモリ
の全容量と零との間のある値を平衡点として予め設定し
、また、発注量に相当するものとして、主記憶装置に対
する読出し要求の語数をそのインターリーブの段数に一
致させている。
ると発注恵方式を応用したものであり、・在庫管理にお
ける発注点に相当するものとして、先入れ先出しメモリ
の全容量と零との間のある値を平衡点として予め設定し
、また、発注量に相当するものとして、主記憶装置に対
する読出し要求の語数をそのインターリーブの段数に一
致させている。
本発明は、先入れ先出しメモリを有するバッファメモリ
装置の制御装置において、先入れ先出しメモリ内の有効
なデータの数を記憶する手段と、初期設定を行う手段と
、先入れ先出しメモリへのデータの出し入れに応じて記
憶している有効なデータの数を出し入れする数の分量だ
け増減させる手段と、その増減された結果に応じて主記
憶装置に対して読出し要求を発生させるか否かを決定す
る手段と、データの数の更新時のレーシングを防止する
手段とを備えたことを特徴としている。
装置の制御装置において、先入れ先出しメモリ内の有効
なデータの数を記憶する手段と、初期設定を行う手段と
、先入れ先出しメモリへのデータの出し入れに応じて記
憶している有効なデータの数を出し入れする数の分量だ
け増減させる手段と、その増減された結果に応じて主記
憶装置に対して読出し要求を発生させるか否かを決定す
る手段と、データの数の更新時のレーシングを防止する
手段とを備えたことを特徴としている。
以下、本発明を図面に基づいて説明する。
第１図は本発明実施例装置のブロック構成図である。
図において、本発明のバッファメモリ制御装置は、先入
れ先出しメモリ（以下、Ｆ工ＦＯという。）１０と、レ
ジスタ１１と、ラッチ１２と、アンドゲート１３と、全
加算器１４と、比較器１５と、フリップフロップ１６と
、エンコーダ１７とを含み構成されている。
れ先出しメモリ（以下、Ｆ工ＦＯという。）１０と、レ
ジスタ１１と、ラッチ１２と、アンドゲート１３と、全
加算器１４と、比較器１５と、フリップフロップ１６と
、エンコーダ１７とを含み構成されている。
Ｆ工ＦＯ１Ｏは線路２０１Ｃよって主記憶装置（図示し
ない）に接続されており、Ｆ工ＦＯＩＯに対するデータ
の格納は線路２０を通してなされ、データの取出しは線
路２１ｆｃ通してなされる。また、このＦ工ＦＯ１Ｏは
線路ｎを介するリセット信号（ａ）によってリセットさ
れる。
ない）に接続されており、Ｆ工ＦＯＩＯに対するデータ
の格納は線路２０を通してなされ、データの取出しは線
路２１ｆｃ通してなされる。また、このＦ工ＦＯ１Ｏは
線路ｎを介するリセット信号（ａ）によってリセットさ
れる。
レジスタ１１はＦ工ＦＯＩＯに格納されるデータの語数
を表現するに十分なピット数を有する。このレジスタ１
１の出か信号（ｂ）は線路２３を介してラッチ１２に導
かれ、レーシング防止のためにこのラッチ１２に一時蓄
えられる。２ツチ１２の出力信号（Ｃ）は線路２４を介
してアンドゲート１３（図では一つであるが、実際には
出力信号（Ｃ）のビット数だけある。）に導かれ、ここ
で出力信号（Ｃ）の各ビット毎に線路２２からのリセッ
ト信号（ａ）と論理積がとられる。
を表現するに十分なピット数を有する。このレジスタ１
１の出か信号（ｂ）は線路２３を介してラッチ１２に導
かれ、レーシング防止のためにこのラッチ１２に一時蓄
えられる。２ツチ１２の出力信号（Ｃ）は線路２４を介
してアンドゲート１３（図では一つであるが、実際には
出力信号（Ｃ）のビット数だけある。）に導かれ、ここ
で出力信号（Ｃ）の各ビット毎に線路２２からのリセッ
ト信号（ａ）と論理積がとられる。
アンドゲート１３はＦ工ＦＯＩＯを初期状態とするとき
にレジスタ１１の計数値を零とするために使用されるも
のであって、リセット信号（ａ）が入力するときには零
を出力し、入力しないときには出力信号（Ｃ）を出力（
（１）として出力する。
にレジスタ１１の計数値を零とするために使用されるも
のであって、リセット信号（ａ）が入力するときには零
を出力し、入力しないときには出力信号（Ｃ）を出力（
（１）として出力する。
アンドゲート１３の出力（４）は線路部を介して全加算
器１４に導かれ、ここで線路３１を介するエンコーダ１
７の出力（ｅ）と加算され、その和信号（ｆ）は線路２
６を介してレジスタＩＩＫ導かれて格納されるとともに
、比較器１５の一方入力に導かれる。
器１４に導かれ、ここで線路３１を介するエンコーダ１
７の出力（ｅ）と加算され、その和信号（ｆ）は線路２
６を介してレジスタＩＩＫ導かれて格納されるとともに
、比較器１５の一方入力に導かれる。
比較器１５の他方の入力には線路２７を介して予め設定
された値（ロ）が導かれる。この値（ロ））は主記憶装
置に対してデータの読出し要求を行うか否かを決定する
基準点となるＦ工ＦＯＩＱの格納データ数に相当するも
のである。この比較器１５の出力は、線路２８を介して
主記憶装置に導かれており、和信号（ｆ）の値が値（ロ
）よりも小さい場合には主記憶装置に対して読出し要求
通信但）ヲ発してデータの読出しを要求する。この読出
し要求のデータ数は、主記憶装置のアクセス時間と転送
データ量の比が最も有利となるように、主記憶装置のイ
ンターリーブの段数と等しい語数に設定される。
された値（ロ）が導かれる。この値（ロ））は主記憶装
置に対してデータの読出し要求を行うか否かを決定する
基準点となるＦ工ＦＯＩＱの格納データ数に相当するも
のである。この比較器１５の出力は、線路２８を介して
主記憶装置に導かれており、和信号（ｆ）の値が値（ロ
）よりも小さい場合には主記憶装置に対して読出し要求
通信但）ヲ発してデータの読出しを要求する。この読出
し要求のデータ数は、主記憶装置のアクセス時間と転送
データ量の比が最も有利となるように、主記憶装置のイ
ンターリーブの段数と等しい語数に設定される。
比較器１５の読出し要求通信（ｈ）は、フリップ・フロ
ップ１６にも導かれる。このフリップ・フロップ１６に
は、Ｆ工ＦＯＩＱに対してデータ取出しをするときに、
それが単語長読出しか倍語長断１出しかを区別する信号
（１）も線路２９を介して導かれており、フリップ・フ
ロップ１６はこれら通信（ｈ）と信号（１）とを記憶す
る。そして、クリップ・７０ツブ１６の出力（ｊ）は線
路３０を介してエンコーダ１７に導かれる。
ップ１６にも導かれる。このフリップ・フロップ１６に
は、Ｆ工ＦＯＩＱに対してデータ取出しをするときに、
それが単語長読出しか倍語長断１出しかを区別する信号
（１）も線路２９を介して導かれており、フリップ・フ
ロップ１６はこれら通信（ｈ）と信号（１）とを記憶す
る。そして、クリップ・７０ツブ１６の出力（ｊ）は線
路３０を介してエンコーダ１７に導かれる。
エンコーダ１７は、出力（ｊ）に応じた値の信号（θ）
を全加算器１９に送出する回路である。このエンコーダ
１７によって、入力した出力（ｊ）は、その出力（１）
が主記憶装置に対し読出し要求をしたことを示すもので
ある場合にはその要求語数（すなわち、主記憶装置のイ
ンターリーブ段数）の正の数値に、また、ＰＩＦＯＩＯ
からデータを取り出したことを示すものである場合には
単語読出しに対しては−１、倍語読出しに対しては−２
にそれぞれエンコードされる。
を全加算器１９に送出する回路である。このエンコーダ
１７によって、入力した出力（ｊ）は、その出力（１）
が主記憶装置に対し読出し要求をしたことを示すもので
ある場合にはその要求語数（すなわち、主記憶装置のイ
ンターリーブ段数）の正の数値に、また、ＰＩＦＯＩＯ
からデータを取り出したことを示すものである場合には
単語読出しに対しては−１、倍語読出しに対しては−２
にそれぞれエンコードされる。
次に、本実施例装置の動作を説明する。
今、レジスタＩＩＩＣＦ工ＦＯＩＯの語数に対応するあ
る数値が記憶されているものとする。
る数値が記憶されているものとする。
このレジスタ１１の出力信号（ｂＪはレーシング防止の
ためラッチ１２に一時蓄えられる。ラッチ１２の出力信
号（Ｃ，）は、アンドゲート１３でリセット信号（ａ）
との論理積がとられ、リセット信号がない場合には出力
（ｄ）としてさらに全加算器１４に送られる。
ためラッチ１２に一時蓄えられる。ラッチ１２の出力信
号（Ｃ，）は、アンドゲート１３でリセット信号（ａ）
との論理積がとられ、リセット信号がない場合には出力
（ｄ）としてさらに全加算器１４に送られる。
全加算器１４では、出力（ｄ）とエンコーダ１７からの
出力（ｅ）とを加算する。エンコーダ１７の出力（ｅ）
は、フリップ・フロッグ１６の記憶情報に応じて変わム
前回の更新サイクルにおいて主記憶装置に対する読出し
要求をした場合はその要求語数の正の数値に、また、Ｐ
ＩＦＯＩＯからデータを取り出した場合は単語読出しの
場合は−１、倍語長読出しの場合は−２にエンコードさ
れた出力が全加算器１４へ送られて加算される。このと
き、負の数値は２の補数表現とする。
出力（ｅ）とを加算する。エンコーダ１７の出力（ｅ）
は、フリップ・フロッグ１６の記憶情報に応じて変わム
前回の更新サイクルにおいて主記憶装置に対する読出し
要求をした場合はその要求語数の正の数値に、また、Ｐ
ＩＦＯＩＯからデータを取り出した場合は単語読出しの
場合は−１、倍語長読出しの場合は−２にエンコードさ
れた出力が全加算器１４へ送られて加算される。このと
き、負の数値は２の補数表現とする。
全加算器１４の和信号（ｆ）はレジスタ１１に格納され
て、これにより計数値の更新サイクルが１回修了する。
て、これにより計数値の更新サイクルが１回修了する。
一方、和信号（ｆ）は比較器１５へも入力され、ここで
予め設定した値（ｇ）と比較され、和信号（ｆ）の値が
値［株］）より小さい場合は、主記憶装置に対して読出
し要求通信体）を発してデータの読出しを要求する。
予め設定した値（ｇ）と比較され、和信号（ｆ）の値が
値［株］）より小さい場合は、主記憶装置に対して読出
し要求通信体）を発してデータの読出しを要求する。
この読出し要求通信色）はフリップ・フロップ１６にも
入力して記憶され、また、ｙｘｙｏｌＯに対するデータ
取出し信号（１）もこのフリップ・フロップ１６に入力
して記憶され、その記憶情報はエンコーダ１７に送られ
てそれぞれに対応する数値にエンコードされる。この数
値は次回の更新サイクルで全加算器１４によってレジス
タ１１の内容に加算される。
入力して記憶され、また、ｙｘｙｏｌＯに対するデータ
取出し信号（１）もこのフリップ・フロップ１６に入力
して記憶され、その記憶情報はエンコーダ１７に送られ
てそれぞれに対応する数値にエンコードされる。この数
値は次回の更新サイクルで全加算器１４によってレジス
タ１１の内容に加算される。
以上の操作を繰９返してレジスタ１１内部の数が予め設
定した数値（ｇ）より少なくならないようにすることに
より、ＰＩＦＯＩＯの内部に常に有効なデータを存在さ
せることが十分大きな確率で可能となる。
定した数値（ｇ）より少なくならないようにすることに
より、ＰＩＦＯＩＯの内部に常に有効なデータを存在さ
せることが十分大きな確率で可能となる。
なお、ＰＩＦＯＩＯが複数組存在する場合には、レジス
タ１１をランダム・アクセス・メモリとすることにより
、本制御装置を用いて複数のバッファメモリの制御を行
うことができる。
タ１１をランダム・アクセス・メモリとすることにより
、本制御装置を用いて複数のバッファメモリの制御を行
うことができる。
本発明は、以上で説明した回路構成により、次のような
効果を有する。
効果を有する。
■ ＦＩＦＯの取出し要求とは無関係に、主記憶装置へ
の要求を最小アクセス時間で最大転送速度となるような
要求語数（すなわ“ち、主記憶装置のインターリーブ段
数）にできるので、主記憶装置の専有時間を小さくでき
る。
の要求を最小アクセス時間で最大転送速度となるような
要求語数（すなわ“ち、主記憶装置のインターリーブ段
数）にできるので、主記憶装置の専有時間を小さくでき
る。
■ ７１７石からの取出しは単語長あるいは倍語長どち
らも可能であり、なおかつ、主記憶装置のインターリー
ブ段数とは無関係とできる。
らも可能であり、なおかつ、主記憶装置のインターリー
ブ段数とは無関係とできる。
■ ＦＩＦＯからの取出し要求が連続的に発生しても、
主記憶装置への読出し要求は間欠的になるので、複数の
本制御装置を同一の主記憶装置に接続することが可能と
力る。
主記憶装置への読出し要求は間欠的になるので、複数の
本制御装置を同一の主記憶装置に接続することが可能と
力る。
第１図は本発明実施例装置のブロック構成図。
１０・・・先入れ先出しメモリ、１１・・・レジスタ、
１２・・・ラッチ、１３・−・アンドゲート、１４・・
・全加算器、１５・・・比較器、１６・・・フリップ・
フロップ、１７・・・エンコーダ。 特許出願人 日本電気株式会社、−５７７，１パ ゝ 代理人 弁理士 井 出 直 瞑２
１２・・・ラッチ、１３・−・アンドゲート、１４・・
・全加算器、１５・・・比較器、１６・・・フリップ・
フロップ、１７・・・エンコーダ。 特許出願人 日本電気株式会社、−５７７，１パ ゝ 代理人 弁理士 井 出 直 瞑２
Claims (1)
- （１）主記憶装置に接続されるバッファメモリが記憶し
ているデータの数を記憶する手段と、この記憶する手段
に記憶された数を上記バッファメモリへのデータの出し
入れに応じてその出し入れしたデータの数だけ増減させ
る手段と、この増減させる手段により増減された結果の
データの数に応じて上記主記憶装置に対してデータ読出
し要求を発生させる手段と を備えたバッファメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110441A JPS592283A (ja) | 1982-06-25 | 1982-06-25 | バツフアメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110441A JPS592283A (ja) | 1982-06-25 | 1982-06-25 | バツフアメモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS592283A true JPS592283A (ja) | 1984-01-07 |
| JPH0375906B2 JPH0375906B2 (ja) | 1991-12-03 |
Family
ID=14535796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57110441A Granted JPS592283A (ja) | 1982-06-25 | 1982-06-25 | バツフアメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592283A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08328941A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | メモリアクセス制御回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5514458A (en) * | 1978-07-14 | 1980-01-31 | Sanyo Electric Co | Automatic controlling circuit for ice making machine |
| JPS5745641A (en) * | 1980-08-29 | 1982-03-15 | Nec Corp | Buffer register |
-
1982
- 1982-06-25 JP JP57110441A patent/JPS592283A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5514458A (en) * | 1978-07-14 | 1980-01-31 | Sanyo Electric Co | Automatic controlling circuit for ice making machine |
| JPS5745641A (en) * | 1980-08-29 | 1982-03-15 | Nec Corp | Buffer register |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08328941A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | メモリアクセス制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0375906B2 (ja) | 1991-12-03 |
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