JPS6051751B2 - 通信制御装置 - Google Patents
通信制御装置Info
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- JPS6051751B2 JPS6051751B2 JP55037292A JP3729280A JPS6051751B2 JP S6051751 B2 JPS6051751 B2 JP S6051751B2 JP 55037292 A JP55037292 A JP 55037292A JP 3729280 A JP3729280 A JP 3729280A JP S6051751 B2 JPS6051751 B2 JP S6051751B2
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- received data
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
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- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
本発明は回線と回線、あるいは回線とホスト計算機な
どの間にあつてデータの送受信制御を司どるのに用いら
れる通信制御装置に関するものである。
どの間にあつてデータの送受信制御を司どるのに用いら
れる通信制御装置に関するものである。
一般に通信制御装置の構成は、各回線対応にあ１つて
それぞれ回線とデータの送受信を制御する回線制御部と
、回線制御部に対する各種の指示、回線制御部からの割
込み要求に対する処理、あるいは障害処理、保守処理等
を実行する中央処理部と、各回線の送受信データを一時
格納するバッファ（以下、この記憶領域を共通バッファ
プールという）、および中央処理部の処理プログラムを
格納するメモリとして用いられる主記憶部の３つのブロ
ックに大別される。
それぞれ回線とデータの送受信を制御する回線制御部と
、回線制御部に対する各種の指示、回線制御部からの割
込み要求に対する処理、あるいは障害処理、保守処理等
を実行する中央処理部と、各回線の送受信データを一時
格納するバッファ（以下、この記憶領域を共通バッファ
プールという）、および中央処理部の処理プログラムを
格納するメモリとして用いられる主記憶部の３つのブロ
ックに大別される。
ところで、従来の通信制御装置では回線制御部が回線か
らデータを受信する前に中央処理部が共通バッファプー
ルにデータを格納するためのバッファを確保し、その後
に回線制御部にデータ受信の指示をしていた。このよう
に、データの受信前に中央処理部がデータ受信のための
バッファを確保する理由は、回線から次々に到着するシ
リアルデータに対してシリアルデータをキャラクタ（文
字）に組立てられる時間（又は、次の８ビットシリアル
データが到着するまでの時間）内にデータを受信するた
めのバッファを確保することができなかつたことにある
。
らデータを受信する前に中央処理部が共通バッファプー
ルにデータを格納するためのバッファを確保し、その後
に回線制御部にデータ受信の指示をしていた。このよう
に、データの受信前に中央処理部がデータ受信のための
バッファを確保する理由は、回線から次々に到着するシ
リアルデータに対してシリアルデータをキャラクタ（文
字）に組立てられる時間（又は、次の８ビットシリアル
データが到着するまでの時間）内にデータを受信するた
めのバッファを確保することができなかつたことにある
。
すなわち、回線の速度が４８Ｋビット／秒の場合を考え
れば、回線からのシリアルデータをキャラクタに組立て
られる時間は約１６６μｓ（＝８×１１４８０００）と
算出される共通バッファプールにバッファを確保する時
間は中央処理部で実行中のジョブを中断させるまでの時
間と割り込み処理時間とバッファ確保時間と回線制御部
への通知処理時間からなり、通常２００ｐｓ以上かかり
、回線からのデータがオーバーランしてしまう。このよ
うな従来の通信制御装置では、データ受信の起動指示か
らのデータが実際に受信されるまでの時間、バッファが
無効に保留される欠点を有していた。
れば、回線からのシリアルデータをキャラクタに組立て
られる時間は約１６６μｓ（＝８×１１４８０００）と
算出される共通バッファプールにバッファを確保する時
間は中央処理部で実行中のジョブを中断させるまでの時
間と割り込み処理時間とバッファ確保時間と回線制御部
への通知処理時間からなり、通常２００ｐｓ以上かかり
、回線からのデータがオーバーランしてしまう。このよ
うな従来の通信制御装置では、データ受信の起動指示か
らのデータが実際に受信されるまでの時間、バッファが
無効に保留される欠点を有していた。
また、従来の通信制御装置は、実際にデータの受信が始
まり、上記選択したバッファがオーバーブ七−すると、
回線制御部からの割込みにより中央処理部が以後受信し
たデータの格納に必要なバッファを主記憶部の共通バッ
ファプールから選択し、回線制御部に対して指示してい
た。そおため、回線からデータを受信しバッファがオー
バーブローする毎に、中央処理部が必要なバッファを共
通バッファプールから選択するためのプログラム実行を
必要とし、通信制御装置の処理能力を向上させるために
は処理速度の速い中央制御部を用いなければならない欠
点を有していた。本発明はこれらの欠点を除去するため
、回線制御部内に、回線より受信したデータの格納に必
要なバッファを中央処理部の動作を伴うことなしに主記
憶部の共通バッファプールから選択し、該バッファに受
信したデータを自律的に転送する機能を持たせたもので
、以下図面について詳細に説明する。第１図は本発明の
通信制御装置の一実施例である。
まり、上記選択したバッファがオーバーブ七−すると、
回線制御部からの割込みにより中央処理部が以後受信し
たデータの格納に必要なバッファを主記憶部の共通バッ
ファプールから選択し、回線制御部に対して指示してい
た。そおため、回線からデータを受信しバッファがオー
バーブローする毎に、中央処理部が必要なバッファを共
通バッファプールから選択するためのプログラム実行を
必要とし、通信制御装置の処理能力を向上させるために
は処理速度の速い中央制御部を用いなければならない欠
点を有していた。本発明はこれらの欠点を除去するため
、回線制御部内に、回線より受信したデータの格納に必
要なバッファを中央処理部の動作を伴うことなしに主記
憶部の共通バッファプールから選択し、該バッファに受
信したデータを自律的に転送する機能を持たせたもので
、以下図面について詳細に説明する。第１図は本発明の
通信制御装置の一実施例である。
図において、通信制御装置１は中央処理部２、主記憶部
３および１１〜１ｎの各回線対応の回線制御部５−１〜
５−ｎから成り、各回線対応の回線制御部５−１〜５−
ｎが入出力バス４を介して中央処理部２および主記憶部
３り接続されてい゛る。また、中央処理部２はメモリバ
スを介して主記憶部３と接続されている。回線制御部５
−１は、回線′１からのビットシリアルデータを文字へ
組み立て、あるいは逆に文字をビットシリアルデータに
分解する文字組立分解回路６、回線１１のデータ伝送速
度と主記憶部３に対する転送速度を調整するファースト
インファーストアウト●キュー回路７、ＲＯＭ９に内蔵
されているマイクロプログラムによつて回線制御部内の
各部の動作を制御するマイクロコントロール回路８、マ
イクロプ゛口グラムが格納されているＲＯＭ（制御メモ
リ）９、主記憶部３のメモリアドレスを管理するダイレ
クトメモリアクセス回路１０、データ転送毎にメモリア
ドレスのカウントアップを行うアドレスアップ回路１１
、受信したデータがバッファをオーバーフローするかど
うかを検出するオーバーフロー検出回路１２、あらかじ
め指定されたバイト以上のデータを受信したかどうかを
検出するロングフレーム検出回路１３、中央処理部２か
ら発てられる動作指令の受信および中央処理部２に対す
る終結報告等を行う入出力制御回路１４、文字組立分解
回路６で組立てた文字の判別を行う文字判別回路１５等
で構成される。便宜上、第１図では回線１１に対応する
回線制御部５−１についてのみ、その具体的構成例を示
したが、他の回線制御部も全く同様である。回線制御部
５−１の動作概要は次の通りである。
３および１１〜１ｎの各回線対応の回線制御部５−１〜
５−ｎから成り、各回線対応の回線制御部５−１〜５−
ｎが入出力バス４を介して中央処理部２および主記憶部
３り接続されてい゛る。また、中央処理部２はメモリバ
スを介して主記憶部３と接続されている。回線制御部５
−１は、回線′１からのビットシリアルデータを文字へ
組み立て、あるいは逆に文字をビットシリアルデータに
分解する文字組立分解回路６、回線１１のデータ伝送速
度と主記憶部３に対する転送速度を調整するファースト
インファーストアウト●キュー回路７、ＲＯＭ９に内蔵
されているマイクロプログラムによつて回線制御部内の
各部の動作を制御するマイクロコントロール回路８、マ
イクロプ゛口グラムが格納されているＲＯＭ（制御メモ
リ）９、主記憶部３のメモリアドレスを管理するダイレ
クトメモリアクセス回路１０、データ転送毎にメモリア
ドレスのカウントアップを行うアドレスアップ回路１１
、受信したデータがバッファをオーバーフローするかど
うかを検出するオーバーフロー検出回路１２、あらかじ
め指定されたバイト以上のデータを受信したかどうかを
検出するロングフレーム検出回路１３、中央処理部２か
ら発てられる動作指令の受信および中央処理部２に対す
る終結報告等を行う入出力制御回路１４、文字組立分解
回路６で組立てた文字の判別を行う文字判別回路１５等
で構成される。便宜上、第１図では回線１１に対応する
回線制御部５−１についてのみ、その具体的構成例を示
したが、他の回線制御部も全く同様である。回線制御部
５−１の動作概要は次の通りである。
回線１１からデータをビットシリアルに受信すると、文
字組立分解回路６で該ビット列からの文字に組み上げフ
ァーストインファーストアウト◆キュー回路７に格納し
ていく。文字判別回路１５はキュー回路７の受信文字を
検査し、データブロックの最初であることを判別した時
マイクロコントロール回路８を動作させる。これにより
マイクロコントロール回路８はＲＯＭ９のマイクロプロ
グラムによつてダイレクトメモリアクセス回路１０を制
御して、受信したデータブロックの格納に必要なバッフ
ァを主記憶部３に用意されている共通バッファプールか
ら選択し、その選択したバッファの先頭メモリアドレス
を該ダイレクトメモリアクセス回路１０にセットする。
このバッファ選択動作の詳細は後述する。受信したデー
タの格納に必要なバッファの先頭メモリアドレスがセッ
トされると、ダイレクトメモリアクセス回路１０は主記
憶部３に対してメモリ・リクエスト信号を送出し、その
応答信号を受理後、メモリアドレスと受信データを送出
して主記憶部３をアクセスし、その共通バッファプール
から選択されたバッファに対して受信データを転送する
。同時にアドレスアップ回路１１でメモリアドレスが更
新され、ダイレクトメモリアクセス回路１０にセットさ
れる。これによりダイレクトメモリアクセス回路１０は
再びメモリ・リクエスト信号を送出し、その応答信号を
受理して主記憶部３をアクセスし、次の受信データを転
送する。以下、受信したデータを主記憶部３に転送する
毎に上記動作を繰り返すことにより、回線制御部５−１
から主記憶部３に対して自律的に、即ち、中央処理部２
の動作を伴うことなしにデータの転送動作が実行される
。上記受信したデータを主記憶部３のバッファに転送中
、オーバーフロー検出回路１２は、該バッファがオーバ
ーフローするかどうか監視し、オーバーフローを検出す
ると、その旨をマイクロコントロール回路８に通知する
。これによりマイクロコントロール回路８はＲＯＭ９の
マイクロプログラムによつてダイレクトメモリアクセス
回路１０を制御し、オーバーフローした受信データの格
納に必要なバッファを主記憶部３の共通バッファプール
から選択し、その先頭メモリアドレスをダイレクトメモ
リアクセス回路１０にセットする。従つて、オーバーフ
ローした以後の受信データは、ダイレクトメモリアクセ
ス回路１０の制御のもとに、この選択されたノドツフア
に対して引き続き転送されることになる。この選択され
たバッファもオーバーフローすると、マイクロコントロ
ール回路８は次のバッファを主記憶部３の共通バッファ
プールから選択し、該バッファに対して受信データを引
き続き転送せしめる。受信したデータを全て主記憶部３
の共通バッファプールに転送すると、マイクロコントロ
ール回路８により入出力制御回路１４を動作し、中央処
理部２へ終結報告を行う。又、回線１１から受信したデ
ータが予め定められたバイト数（例えば主記憶部の共通
バッファプール領域に対応するバイト数）を越えた場合
、それをロングフレーム検出回路１３で検出し、マイク
ロコントロール回路８の動作によつて、それ以後の受信
データを廃棄するとともに、入出力制御回路１４を通じ
て該受信データの廃棄を中央処理部２へ通知する。なお
、オーバーフロー検出回路１２によるバッファのオーバ
ーフロー検出は次のようにして行えばよい。
字組立分解回路６で該ビット列からの文字に組み上げフ
ァーストインファーストアウト◆キュー回路７に格納し
ていく。文字判別回路１５はキュー回路７の受信文字を
検査し、データブロックの最初であることを判別した時
マイクロコントロール回路８を動作させる。これにより
マイクロコントロール回路８はＲＯＭ９のマイクロプロ
グラムによつてダイレクトメモリアクセス回路１０を制
御して、受信したデータブロックの格納に必要なバッフ
ァを主記憶部３に用意されている共通バッファプールか
ら選択し、その選択したバッファの先頭メモリアドレス
を該ダイレクトメモリアクセス回路１０にセットする。
このバッファ選択動作の詳細は後述する。受信したデー
タの格納に必要なバッファの先頭メモリアドレスがセッ
トされると、ダイレクトメモリアクセス回路１０は主記
憶部３に対してメモリ・リクエスト信号を送出し、その
応答信号を受理後、メモリアドレスと受信データを送出
して主記憶部３をアクセスし、その共通バッファプール
から選択されたバッファに対して受信データを転送する
。同時にアドレスアップ回路１１でメモリアドレスが更
新され、ダイレクトメモリアクセス回路１０にセットさ
れる。これによりダイレクトメモリアクセス回路１０は
再びメモリ・リクエスト信号を送出し、その応答信号を
受理して主記憶部３をアクセスし、次の受信データを転
送する。以下、受信したデータを主記憶部３に転送する
毎に上記動作を繰り返すことにより、回線制御部５−１
から主記憶部３に対して自律的に、即ち、中央処理部２
の動作を伴うことなしにデータの転送動作が実行される
。上記受信したデータを主記憶部３のバッファに転送中
、オーバーフロー検出回路１２は、該バッファがオーバ
ーフローするかどうか監視し、オーバーフローを検出す
ると、その旨をマイクロコントロール回路８に通知する
。これによりマイクロコントロール回路８はＲＯＭ９の
マイクロプログラムによつてダイレクトメモリアクセス
回路１０を制御し、オーバーフローした受信データの格
納に必要なバッファを主記憶部３の共通バッファプール
から選択し、その先頭メモリアドレスをダイレクトメモ
リアクセス回路１０にセットする。従つて、オーバーフ
ローした以後の受信データは、ダイレクトメモリアクセ
ス回路１０の制御のもとに、この選択されたノドツフア
に対して引き続き転送されることになる。この選択され
たバッファもオーバーフローすると、マイクロコントロ
ール回路８は次のバッファを主記憶部３の共通バッファ
プールから選択し、該バッファに対して受信データを引
き続き転送せしめる。受信したデータを全て主記憶部３
の共通バッファプールに転送すると、マイクロコントロ
ール回路８により入出力制御回路１４を動作し、中央処
理部２へ終結報告を行う。又、回線１１から受信したデ
ータが予め定められたバイト数（例えば主記憶部の共通
バッファプール領域に対応するバイト数）を越えた場合
、それをロングフレーム検出回路１３で検出し、マイク
ロコントロール回路８の動作によつて、それ以後の受信
データを廃棄するとともに、入出力制御回路１４を通じ
て該受信データの廃棄を中央処理部２へ通知する。なお
、オーバーフロー検出回路１２によるバッファのオーバ
ーフロー検出は次のようにして行えばよい。
例えば、オーバーフロー検出回路１２にカウンタを用意
しておき、主記憶部３における共通バッファプールの各
バッファ領域のバイト長が一定で予め既知である場合は
、バッファを選択する毎にマイクロコントロール回路８
により該バイト長を初期値としてカウンタにセットし、
又、各バッファ領域のバイト数が可変の場合は、選択し
たバッファから該バッファのバイト長データを受け取つ
てカウンタにセットし、以後、受信データを１バイト転
送する毎にカウンタをカウント・ダウンして行き、カウ
ンタが零になつた時点でオーバーフロー信号を送出すれ
ばよい。ロングフレーム検出回路１３についても同様で
ある。次に第２図を参照して、受信したデータブロック
の格納に必要なバッファを主記憶部３の共通バッファプ
ールから選択する動作について説明する。第２図におい
て、２２−１，２２−２，・・・２２−ｍが共通バッフ
ァプールを形成しているバッファ群、即ち、第１図の各
回線制御部５−１〜５−ｎによつて共通に使用されるバ
ッファ群である。こ）で、２２−１が共通バッファプー
ルの先頭のバッファ、２２−ｍが最後のバッファである
とする。２０はヘッドポインタ、２１はテイルポインタ
を示し、いずれも主記憶部３上の特定のアドレスに存在
する。
しておき、主記憶部３における共通バッファプールの各
バッファ領域のバイト長が一定で予め既知である場合は
、バッファを選択する毎にマイクロコントロール回路８
により該バイト長を初期値としてカウンタにセットし、
又、各バッファ領域のバイト数が可変の場合は、選択し
たバッファから該バッファのバイト長データを受け取つ
てカウンタにセットし、以後、受信データを１バイト転
送する毎にカウンタをカウント・ダウンして行き、カウ
ンタが零になつた時点でオーバーフロー信号を送出すれ
ばよい。ロングフレーム検出回路１３についても同様で
ある。次に第２図を参照して、受信したデータブロック
の格納に必要なバッファを主記憶部３の共通バッファプ
ールから選択する動作について説明する。第２図におい
て、２２−１，２２−２，・・・２２−ｍが共通バッフ
ァプールを形成しているバッファ群、即ち、第１図の各
回線制御部５−１〜５−ｎによつて共通に使用されるバ
ッファ群である。こ）で、２２−１が共通バッファプー
ルの先頭のバッファ、２２−ｍが最後のバッファである
とする。２０はヘッドポインタ、２１はテイルポインタ
を示し、いずれも主記憶部３上の特定のアドレスに存在
する。
ヘッドポインタ２０は、動作の開始時には中央処理部２
によりバッファ２２−１の先頭アドレスが書かれるが、
受信データの共゛通バッファプールへの転送時には、各
回線制御部により、次に選択されるバッファの先頭アド
レスが書かれる。テイルポインタ２１には、常に共通バ
ッファプールの最後のバッファのアドレスが書かれてい
る。共通バッファプールの最後のバツフア２２−ｍを除
いた各バッファ２２−１（１＝１，２，・・，（ｍ−１
））の先頭には、次のバッファの先頭アドレスが書かれ
ており、これによつて各バッファ２２−１〜２２−ｍは
チエインしている。バッファ２２−ｍの先頭には、該バ
ッファが共通バッファプールの最後であることを示すコ
ード（実施例でぱ“０゛）が書かれている。２３はトラ
ンスファ●バッファアドレスを示し、受信したデータが
当該バッファのバイト長を越えた場合、その回線制御部
が自律的に選択した次のバッファの先頭アドレスが該回
線制御部により書かれる領域てある。
によりバッファ２２−１の先頭アドレスが書かれるが、
受信データの共゛通バッファプールへの転送時には、各
回線制御部により、次に選択されるバッファの先頭アド
レスが書かれる。テイルポインタ２１には、常に共通バ
ッファプールの最後のバッファのアドレスが書かれてい
る。共通バッファプールの最後のバツフア２２−ｍを除
いた各バッファ２２−１（１＝１，２，・・，（ｍ−１
））の先頭には、次のバッファの先頭アドレスが書かれ
ており、これによつて各バッファ２２−１〜２２−ｍは
チエインしている。バッファ２２−ｍの先頭には、該バ
ッファが共通バッファプールの最後であることを示すコ
ード（実施例でぱ“０゛）が書かれている。２３はトラ
ンスファ●バッファアドレスを示し、受信したデータが
当該バッファのバイト長を越えた場合、その回線制御部
が自律的に選択した次のバッファの先頭アドレスが該回
線制御部により書かれる領域てある。
回線制御部５−１のマイクロコントロール回路８は、受
信したデータブロックの格納に必要なバッファを共通バ
ッファプールから選択する場合、ＲＯＭ９のマイクロプ
ログラムによつてダイレクトメモリアクセス回路１０を
制御して、まず主記憶部３上の特定アドレスに存在する
ヘッドポインタ２０の内容を読み出す。
信したデータブロックの格納に必要なバッファを共通バ
ッファプールから選択する場合、ＲＯＭ９のマイクロプ
ログラムによつてダイレクトメモリアクセス回路１０を
制御して、まず主記憶部３上の特定アドレスに存在する
ヘッドポインタ２０の内容を読み出す。
次にこのヘッドポインタ２０の内容が“゜０゛であるか
どうかをマイクロコントロール回路８で検査し、もし“
゜０゛である場合は選択すべきバッファがないため、受
信したゼータを廃棄すると共に入出力制御回路１４を経
由して該受信データの廃棄を中央処理部２へ通知する。
もしヘッドポインタ２０の内容が“０゛でない場合は、
その内容をダイレクトメモリアクセス回路１０にセット
する。即ち、これが受信したデータブロックを格納する
バッファの先頭アドレスを示すことになる。第２図の例
では、ヘッドポインタ２０にはバッファ２２−１の先頭
アドレスＡが書かれており、これがダイレクトメモリア
クセス回路１０にセットされる。マイクロコントロール
回路８の制御により、ダイレクトメモリアクセス回路１
０は受信データの転送に先立つて、はじめ上記アドレス
Ａで指定さ一れるバッファ２２−１の先頭領域の内容を
読み出し、これをヘッドポインタ２０に書き込み、次の
バッファ選択動作にそなえる。
どうかをマイクロコントロール回路８で検査し、もし“
゜０゛である場合は選択すべきバッファがないため、受
信したゼータを廃棄すると共に入出力制御回路１４を経
由して該受信データの廃棄を中央処理部２へ通知する。
もしヘッドポインタ２０の内容が“０゛でない場合は、
その内容をダイレクトメモリアクセス回路１０にセット
する。即ち、これが受信したデータブロックを格納する
バッファの先頭アドレスを示すことになる。第２図の例
では、ヘッドポインタ２０にはバッファ２２−１の先頭
アドレスＡが書かれており、これがダイレクトメモリア
クセス回路１０にセットされる。マイクロコントロール
回路８の制御により、ダイレクトメモリアクセス回路１
０は受信データの転送に先立つて、はじめ上記アドレス
Ａで指定さ一れるバッファ２２−１の先頭領域の内容を
読み出し、これをヘッドポインタ２０に書き込み、次の
バッファ選択動作にそなえる。
第２図では、バッファ２２−１の先頭領域にはバッファ
２２−２の先頭アドレスＢが書かれており、これがヘッ
ドポインタ２０に書き込まれるため、次のバッファ選択
動作ではバッファ２２−２が選択されることになる。そ
の後、ダイレクトメモリアクセス回路１０にセットされ
たアドレスＡはアドレスアップ回路１１でアップされ、
ダイレクトメモリアクセス回路１０の動作により、バッ
ファ２２−１の先頭領域の次の領域から受信データの転
送が行われる。なお、バッファのバイト長が可変の場合
は、当該バッファの先頭領域の次の領域に該バッファの
バイト長データを予め書き込んでおくことにより、これ
を回線制御部５−１で読み取つてオーバーフロー検出回
路１２のカウンタにセットすればよい。受信したデータ
がバッファをオーバーフローした場合は、マイクロコン
トロール回路８の制御により再びヘッドポインタ２０の
内容を読みに行き、それをダイレクトメモリアクセス回
路１０にセットしてオーバーフローしたデータの格納用
バッファを選択するが、この時、選択したバッファの先
頭アドレス（即ち、ヘッドポインタ２０の内容）を、受
信データのオーバーフローする直前に格納していたバッ
ファの最後の領域のトランスファ●バッファアドレスに
格納し、オーバーフローする前のデータとオーバーフロ
ーしたデータの連繁を中央処理部２に対して通知する。
２２−２の先頭アドレスＢが書かれており、これがヘッ
ドポインタ２０に書き込まれるため、次のバッファ選択
動作ではバッファ２２−２が選択されることになる。そ
の後、ダイレクトメモリアクセス回路１０にセットされ
たアドレスＡはアドレスアップ回路１１でアップされ、
ダイレクトメモリアクセス回路１０の動作により、バッ
ファ２２−１の先頭領域の次の領域から受信データの転
送が行われる。なお、バッファのバイト長が可変の場合
は、当該バッファの先頭領域の次の領域に該バッファの
バイト長データを予め書き込んでおくことにより、これ
を回線制御部５−１で読み取つてオーバーフロー検出回
路１２のカウンタにセットすればよい。受信したデータ
がバッファをオーバーフローした場合は、マイクロコン
トロール回路８の制御により再びヘッドポインタ２０の
内容を読みに行き、それをダイレクトメモリアクセス回
路１０にセットしてオーバーフローしたデータの格納用
バッファを選択するが、この時、選択したバッファの先
頭アドレス（即ち、ヘッドポインタ２０の内容）を、受
信データのオーバーフローする直前に格納していたバッ
ファの最後の領域のトランスファ●バッファアドレスに
格納し、オーバーフローする前のデータとオーバーフロ
ーしたデータの連繁を中央処理部２に対して通知する。
例えば第２図について述べれば、受信したデータがバッ
ファ２２−１をオーバーフローし、その時ヘッドポイン
タ２０にバッファ２２−２の先頭アドレスＢが書かれて
いると、バッファ２２−１のトランスファ・バッファア
ドレス２３−１にはアドレスＢが格納される。共通バッ
ファプールの最後のバッファ２２−ｍの先頭アドレスに
は、該バッファが共通バッファプールの最後であること
を示すコード゜゜０゛が書かれているため、このバッフ
ァ２２−ｍが回線制御部により選択されると、ヘッドポ
インタ２２には“゜０゛が格納される。
ファ２２−１をオーバーフローし、その時ヘッドポイン
タ２０にバッファ２２−２の先頭アドレスＢが書かれて
いると、バッファ２２−１のトランスファ・バッファア
ドレス２３−１にはアドレスＢが格納される。共通バッ
ファプールの最後のバッファ２２−ｍの先頭アドレスに
は、該バッファが共通バッファプールの最後であること
を示すコード゜゜０゛が書かれているため、このバッフ
ァ２２−ｍが回線制御部により選択されると、ヘッドポ
インタ２２には“゜０゛が格納される。
従つて、次に受信データを格納するバッファを選択すべ
くヘッドポインタ２２の内容を読み出すことにより、マ
イクロコントロール回路８で“゜０゛が検出される。こ
の場合、選択すべきバッファがないとして、マイクロコ
ントロール回路８により受信データが廃棄され、それが
中央処理部２へ通知されることは先に述べた通りである
。なお、テイルポインタ２１は例えば使用済みのバッフ
ァ２２−１をバッファ２２−ｍの後に繋げる場合、現在
、共通バッファプールの最後がどのバッファであるか知
るためのもので、通常のバッファ選択動作では不使用で
ある。以上、回線１１に対応する回線制御部５−１の動
作について述べたが、他の回線対応の回線制御部も互い
に独立して同様な動作を行うことができる。また、主記
憶部の共通バッファプールからデータの格納に必要なバ
ッファを選択する間、当該回線制御部は、そのダイレク
トメモリアクセス回路１０からメモリリクエスト信号を
連続的に送出することによつて、他の回線制御部および
中央処理部との競合を防ぐことができる。さらに実施例
では、回線制御部での必要な処理をマイクロプログラム
制御方式で行うとしたが、これは単なる一例にすぎない
。以上説明したように、本発明によれば次のような効果
が得られる。
くヘッドポインタ２２の内容を読み出すことにより、マ
イクロコントロール回路８で“゜０゛が検出される。こ
の場合、選択すべきバッファがないとして、マイクロコ
ントロール回路８により受信データが廃棄され、それが
中央処理部２へ通知されることは先に述べた通りである
。なお、テイルポインタ２１は例えば使用済みのバッフ
ァ２２−１をバッファ２２−ｍの後に繋げる場合、現在
、共通バッファプールの最後がどのバッファであるか知
るためのもので、通常のバッファ選択動作では不使用で
ある。以上、回線１１に対応する回線制御部５−１の動
作について述べたが、他の回線対応の回線制御部も互い
に独立して同様な動作を行うことができる。また、主記
憶部の共通バッファプールからデータの格納に必要なバ
ッファを選択する間、当該回線制御部は、そのダイレク
トメモリアクセス回路１０からメモリリクエスト信号を
連続的に送出することによつて、他の回線制御部および
中央処理部との競合を防ぐことができる。さらに実施例
では、回線制御部での必要な処理をマイクロプログラム
制御方式で行うとしたが、これは単なる一例にすぎない
。以上説明したように、本発明によれば次のような効果
が得られる。
（１）本発明では、回線制御部が直接共通バッファプー
ルから空バッファを確保するので、この確保のために必
要な時間はシリアルデータをキャラクタデータに組立て
られるのに要する時間約１６６μｓ（回線速度が４８Ｋ
ビット／秒のとき）より小さくでき、たとえば、回線制
御部にマイクロプログラムを用いれば数十μｓになる。
ルから空バッファを確保するので、この確保のために必
要な時間はシリアルデータをキャラクタデータに組立て
られるのに要する時間約１６６μｓ（回線速度が４８Ｋ
ビット／秒のとき）より小さくでき、たとえば、回線制
御部にマイクロプログラムを用いれば数十μｓになる。
従つて、従来のように回線データを受信する前に予め受
信に必要なバッファを確保していたものを本発明により
データを受信した後に受信に必要なバッファを確保する
ことが可能となり、バッファの無効保留がなくなり、デ
ータ受信能率を向上させることができる。（２）従来中
央処理部が行なつていた主記憶部上の共通バッファプー
ルからの受信したデータの格納に必要なバッファの選択
処理を回線制御部で処理するため、中央処理部における
負荷を軽減することになり、動作速度の速い高価な中央
処理部を使用することなしに、通信制御装置の処理能力
を向上させることができる。
信に必要なバッファを確保していたものを本発明により
データを受信した後に受信に必要なバッファを確保する
ことが可能となり、バッファの無効保留がなくなり、デ
ータ受信能率を向上させることができる。（２）従来中
央処理部が行なつていた主記憶部上の共通バッファプー
ルからの受信したデータの格納に必要なバッファの選択
処理を回線制御部で処理するため、中央処理部における
負荷を軽減することになり、動作速度の速い高価な中央
処理部を使用することなしに、通信制御装置の処理能力
を向上させることができる。
第１図は本発明の通信制御装置の一実施例の構成図、第
２図は主記憶部上の共通バッファプールのチエイン概念
図である。 １・・・・・・通信制御装置、２・・・・・中央処理部
、３・・・・・主記憶部、４・・・・・入出力バス、５
−１〜５−ｎ・・回線制御部、６・・・・・・文字組立
分解回路、７・・・・・・ファーストインファーストア
ウト●キュー回路、８・・・・・マイクロコントロール
回路、９・・・ＲＯＭｌｌＯ・・・・・・ダイレクトメ
モリアクセス回”路、１１・・・・・アドレスアップ回
路、１２・・・・・・オーバーフロー検出回路、１３・
・・・・・ロングフレーム検出回路、１４・・・・・入
出力制御回路、１５・・・・・・文字判別回路、２０・
・・・・・ヘッドポインタ、２１・・・・・・テイルポ
インタ、２２−１〜２２−ｍ・・・・・・バツフーア、
２３−１〜２３−ｍ・・・・・・トランスファ・バッフ
ァアドレス。
２図は主記憶部上の共通バッファプールのチエイン概念
図である。 １・・・・・・通信制御装置、２・・・・・中央処理部
、３・・・・・主記憶部、４・・・・・入出力バス、５
−１〜５−ｎ・・回線制御部、６・・・・・・文字組立
分解回路、７・・・・・・ファーストインファーストア
ウト●キュー回路、８・・・・・マイクロコントロール
回路、９・・・ＲＯＭｌｌＯ・・・・・・ダイレクトメ
モリアクセス回”路、１１・・・・・アドレスアップ回
路、１２・・・・・・オーバーフロー検出回路、１３・
・・・・・ロングフレーム検出回路、１４・・・・・入
出力制御回路、１５・・・・・・文字判別回路、２０・
・・・・・ヘッドポインタ、２１・・・・・・テイルポ
インタ、２２−１〜２２−ｍ・・・・・・バツフーア、
２３−１〜２３−ｍ・・・・・・トランスファ・バッフ
ァアドレス。
Claims (1)
- 【特許請求の範囲】 １ 回線からデータの送受信及び文字の組立・分解を行
う回線制御部と、各回線制御部に対する指示あるいは障
害処理、保守処理等を実行する中央処理部と、送受信デ
ータを格納する各回線制御部に共通のバッファプール領
域や中央処理部の処理に必要なプログラムを格納するプ
ログラム領域などからなる主記憶部と、中央処理部と主
記憶部とを結合するメモリバスと、回線制御部と中央処
理部と主記憶部を結合する入出力バスで構成される通信
制御装置において、前記主記憶部の共通バッファプール
は、それを構成する各バッファをアドレスチェーンせし
め、且つ、前記各回線制御部内には、回線から受信する
データを先頭データとして検出すると該データの文字組
立てと並行して前記共通バッファプールに前記入出力バ
ッファを介して直接アクセスし受信データの格納に必要
なバッファを該共通バッファプールのアドレスチェーン
にしたがつて選択する第１手段と該選択したバツフアへ
前記入出力バスを介して逐次文字に組立てられた受信デ
ータを直接転送する第２手段とを設けたことを特徴とす
る通信制御装置。 ２ 前記第１手段は、受信したデータをバッファに転送
中に該バッファがオーバーフローした時には、オーバー
フローしたデータの格納に必要なバッファを中央処理部
の動作を伴うことなく主記憶部の共通バッファプールか
らアドレスチェーンにしたがつて選択し、オーバーフロ
ー以前にデータを転送していたバッファとオーバーフロ
ー時にデータを格納するバッファのリンゲージをとる手
段を有することを特徴とする特許請求の範囲第１項記載
の通信制御装置。 ３ 前記第１手段は、受信したデータ長が指定の長さを
越えた時、そのデータを廃棄する手段を有することを特
徴とする特許請求の範囲第２項記載の通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55037292A JPS6051751B2 (ja) | 1980-03-24 | 1980-03-24 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55037292A JPS6051751B2 (ja) | 1980-03-24 | 1980-03-24 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56135230A JPS56135230A (en) | 1981-10-22 |
| JPS6051751B2 true JPS6051751B2 (ja) | 1985-11-15 |
Family
ID=12493626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55037292A Expired JPS6051751B2 (ja) | 1980-03-24 | 1980-03-24 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051751B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61175747A (ja) * | 1985-01-30 | 1986-08-07 | Nec Corp | デ−タ転送制御方式 |
| JP2590859B2 (ja) * | 1987-02-12 | 1997-03-12 | 日本電気株式会社 | 情報処理装置における通信処理のメモリ管理方式 |
-
1980
- 1980-03-24 JP JP55037292A patent/JPS6051751B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56135230A (en) | 1981-10-22 |
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