JP2615127B2

JP2615127B2 - 通信処理装置

Info

Publication number: JP2615127B2
Application number: JP63081606A
Authority: JP
Inventors: 俊夫大河内
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-04-01
Filing date: 1988-04-01
Publication date: 1997-05-28
Anticipated expiration: 2012-05-28
Also published as: JPH01255061A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はDMAコントローラに関するものであり、例
えば、HDLC（High Level Data Link Control Procedur
e:ハイレベルデータリンク制御手順）プロトコル適合の
通信処理装置に内蔵されるDMAコントローラ（ダイレク
トメモリアクセス制御装置）に利用して特に有効な技術
に関するものである。

〔従来の技術〕

バッファチェーン機能を持つDMAコントローラがあ
る。また、上記のようなDMAコントローラを内蔵する通
信処理装置（通信機能装置又は通信アダプタ）がある。
通信処理装置は、さらに複数の通信プロトコルに適合し
うるマルチプロトコル型のシリアル通信制御装置を含
む。

通信処理装置については、例えば、日経マグロウヒル
社発行、1985年５月６日付「日経エレクトロニクス」の
第197頁〜第224頁に記載されている。

〔発明が解決しようとする課題〕

DMAコントローラは、シリアル通信制御装置を介して
伝達される複数ブロックの通信データを、プロセッサを
介在することなく、一時記憶用のランダムアクセスメモ
リに入出力する。上記に記載されるような従来の通信処
理装置において、DMAコントローラは、通信データに対
するフレーム管理機能を持たない。このため、シリアル
通信制御装置SIOが、フラグシーケンスをモニタしてフ
レーム終結を識別し、その都度プロセッサに対して割り
込み処理を要求する。つまり、上記のような従来の通信
処理装置において、DMAコントローラによる通信データ
の転送処理は、一つのフレームを区切りとして行われ
る。

一方、HDLCを用いた通信プロトコルでは、例えば最大
８つのフレームを相手局の応答なしに連結伝送するいわ
ゆる連続フレーム伝送が許されており、これによって伝
送スループットの向上が図られる。ところが、このよう
なHDLCプロトコルを上記のような従来の通信処理装置に
適用した場合、通信回線のビットレートが高速化される
に従って次のような問題が生じる。すなわち、従来の通
信処理装置では、前述のように、一つのフレームの送受
信が終了するたびに割り込みが発生し、プロセッサは、
その都度数十ステップにおよぶ割り込み処理を余儀なく
される。このため、せっかく通信回線のビットレートが
高速化されHDLCプロトコルによる連続フレームが採られ
るにもかかわらず、通信系の伝送スループットは思うよ
うに向上されない。

この発明の目的は、フレーム管理機能を持つDMAコン
トローラを提供することにある。この発明の他の目的
は、DMAコントローラを内蔵する通信処理装置を含む通
信系の伝送スループットを向上させることにある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
通信処理装置等に内蔵されるDMAコントローラに、通信
データのフレーム数を計数するフレームカウンタレジス
タを設け、フレームカウンタレジスタの計数値が所定の
値となったとき上位プロセッサに対して割り込み処理を
要求する機能を持たせるものである。

〔作用〕

上記した手段によれば、ホストプロセッサによるフレ
ーム終結処理を必要とすることなく、複数フレームの通
信データを自律的に連続転送できるため、ホストプロセ
ッサの処理負担を削減し、等価的にその処理能力を高め
ることができる。これにより、通信処理装置を含む通信
系の伝送スループットを向上できる。

〔実施例〕

第２図には、この発明が適用された通信処理装置NPU
の一実施例を示すブロック図及び接続図が示されてい
る。同図において、通信処理装置NPUの各ブロックを構
成する回路素子は、公知の集積回路製造技術によって、
特に制限されないが、単結晶シリコンのような１個の半
導体基板上に形成される。

この実施例の通信処理装置NPUは、特に制限されない
が、マイクロプロセッサMPUと、DMAコントローラDMAC及
びシリアル通信制御回路SIOを含む。これらの各回路
は、特に制限されないが、ランダムアクセスメモリRAM
を介して、ホストプロセッサHCPUに結合される。ランダ
ムアクセスメモリRAMは、デュアルポートメモリとさ
れ、後述するように、コマンドエリアCOMとディスクリ
プタエリアDES及びバッファエリアBUFを含む。通信処理
装置NPUに対する動作コマンドや通信データは、上記ラ
ンダムアクセスメモリRAMのコマンドエリアCOM及びバッ
ファエリアBUFを介して、通信処理装置NPUに伝達され
る。このとき、使用されるランダムアクセスメモリRAM
のバッファエリアBUFのアドレスは、ディスクリプタエ
リアDESを介して間接的に指定される。これにより、ホ
ストプロセッサHCPUは、ランダムアクセスメモリRAMの
バッファエリアBUFを効率的かつ機能的に管理すること
ができる。

この実施例の通信処理装置NPUにおいて、シリアル通
信制御回路SIOは、特に制限されないが、４組のチャン
ネルCH0〜CH3を持つ。これらのチャンネルは、例えば網
制御装置NCU及び通信回線LINEならびに図示されない相
手局の同様な網制御装置NCU及び通信処理装置NPUを介し
て、例えばワークステーションとなる端末側のコンピュ
ータに結合される。通信処理装置NPUは、ホストプロセ
ッサHCPUと図示されない端末側コンピュータとの間で授
受されるべき一連のデータを、HDLCプロトコルに従って
伝達する機能を持つ。これにより、ホストプロセッサHC
PU及び端末側のコンピュータは、通信プロトコルや通信
回線の存在自体を意識することなく、一連のデータを高
速転送できる。

第２図において、ホストプロセッサHCPUは、特に制限
されないが、アドレスバスABA及びデータバスDBAならび
にアドレスストローブ信号▲▼及びリード・ライ
ト信号R/Ａ等からなるコントロールバスを介して、ラ
ンダムアクセスメモリRAMの一方のポートに結合され
る。また、割り込み要求信号▲▼を介して、通
信処理装置NPUのマイクロプロセッサMPUに結合される。
ランダムアクセスメモリRAMの他方のポートは、アドレ
スバスABB及びデータバスDBBならびにアドレスストロー
ブ信号▲▼及びリード・ライト信号R/Ｂ等から
なるコントロールバスを介して、通信処理装置NPUのマ
イクロプロセッサMPU,DMAコントローラDMAC及びシリア
ル通信制御回路SIOに結合される。さらに通信処理装置N
PUのDMAコントローラDMACとシリアル通信制御回路SIOと
の間には、特に制限されないが、チャンネルCH0〜CH3に
対応して、送信データ転送要求信号REQT0〜REQT3及び受
信データ転送要求信号REQR0〜REQR3ならびにフレーム終
結信号EOF0〜EOF3がそれぞれ設けられる。また、これら
の転送要求信号及びフレーム終結信号に対応して、確認
受理信号ACK0〜ACK3が設けられる。特に制限されない
が、通信処理装置NPUのマイクロプロセッサMPUとDMAコ
ントローラDMACとの間には、割り込み要求信号▲
▼が設けられる。また、通信処理装置NPUのマイクロ
プロセッサMPUとDMAコントローラDMACとの間には、ホー
ルト信号▲▼が設けられる。

ホストプロセッサHCPUは、特に制限されないが、アド
レスストローブ信号▲▼をロウレベルとすること
で、通信処理装置NPUに対する動作コマンドや通信デー
タをランダムアクセスメモリRAMに出力する。このと
き、アドレスバスABAには複数ビットからなるアドレス
信号が出力され、データバスDBAには複数ビットからな
るデータが入出力される。これらのデータは、リード・
ライト信号R/Ａに従って、その伝達方向が指定され
る。RAMに書き込まれた動作コマンドは、通信処理装置N
PUによって、ランダムアクセスメモリRAMの他方のポー
トを介して読み出され、順次実行される。

通信処理装置NPUのマイクロプロセッサMPUは、特に制
限されないが、マイクロプログラム方式の処理装置とさ
れ、通信処理装置NPUの動作を統轄する。マイクロプロ
セッサMPUは、アドレスストローブ信号▲▼をロ
ウレベルとすることで、ランダムアクセスメモリRAMや
通信処理装置NPUのDMAコントローラDMAC及びシリアル通
信制御回路SIOをアクセスする。このとき、アドレスバ
スABBには複数ビットのアドレス信号が出力され、デー
タバスDBBには複数ビットのデータが伝達される。これ
らのデータは、リードライト信号R/Ｂに従ってその伝
達方向が指定される。マイクロプロセッサMPUは、DMAコ
ントローラDMACあるいはシリアル通信制御回路SIOによ
って割り込み要求信号▲▼がロウレベルとされ
るとき、所定の割り込み処理を行う。また、必要に応じ
て割り込み要求信号▲▼をロウレベルとし、ホ
ストプロセッサHCPUに割り込み処理要求を中継する。さ
らに、DMAコントローラDMACによってホールト信号▲
▼がロウレベルとされるとき、その内部処理を一
時的に停止し、バス使用権をDMAコントローラDMACに譲
る。

DMAコントローラDMACは、特に制限されないが、シリ
アル通信制御回路SIOのチャンネルCH0〜CH3に対応して
設けられる４つのチャンネルを持つ。これらのチャンネ
ルは、後述するように、対応して設けられるアドレスカ
ウンタレジスタACR,バイトカウンタレジスタBCR,フレー
ムカウンタレジスタFCR,コントロールレジスタCREG,デ
ィスクリプタレジスタDREGを含む。DMAコントローラDMA
Cは、さらにこれらのチャンネルに共通に設けられるバ
ス制御回路BUSCTL及びチャンネル制御回路CHCTLを含
む。

DMAコントローラDMACの各チャンネルの起動に先立っ
て、対応するコントロールレジスタCREGには、マイクロ
プロセッサMPUにより所定の制御パラメータが書き込ま
れる。また、ディスクリプタレジスタDREGには、ランダ
ムアクセスメモリRAMのディスクリプタエリアDESから読
み出した先頭ディスクリプタのアドレスが書き込まれ、
バイトカウンタレジスタBCR及びフレームカウンタレジ
スタFCRには、メモリブロックのバイト数及び通信デー
タのフレーム数がそれぞれ書き込まれる。これにより、
対応するチャンネルが起動され、ランダムアクセスメモ
リRAM及びシリアル通信制御回路SIO間の連続データ転送
動作が開始される。このとき、シリアル通信制御回路SI
Oは、転送要求信号REQT0〜REQT3あるいはREQR0〜REQR33
をアサートすることで、DMAコントローラDMACに通信デ
ータの転送処理を要求する。この実施例において、シリ
アル通信制御回路SIOは通信データのフラグシーケンス
をモニタしフレーム終結を識別する機能を持つ。フレー
ム終結が検出されたとき、シリアル通信制御回路SIO
は、対応するフレーム終結信号EOF0〜EOF3をアサートす
る。上記各種転送要求信号あるいはフレーム終結信号が
アサートされると、DMAコントローラDMACは、所定の優
先順位に従って択一的にこれを受理し、対応する確認受
理信号ACK0〜ACK3をアサートする。

ところで、この実施例のDMAコントローラDMACは、連
続転送される通信データを、予め指定されるランダムア
クセスメモリRAMの複数のメモリブロックに連続して入
出力するバッファチェーン機能を持つ。また、前述のよ
うに、各チャンネルに対応して設けられるフレームカウ
ンタレジスタFCRを含み、このフレームカウンタレジス
タFCRによって予め指定される複数フレームの通信デー
タを連続的に処理するフレーム管理機能を持つ。フレー
ムカウンタレジスタFCRには、チャンネルの起動時にお
いて、連続転送される通信データのフレーム数がセット
される。DMAコントローラDMACは、シリアル通信制御回
路SIOから上記フレーム終結信号EOF0〜EOF3が供給され
るたびに、フレームカウンタレジスタFCRをカウントダ
ウンさせる。その結果、フレームカウンタレジスタFCR
の計数値がゼロとなった時点で、割り込み要求信号▲
▼をロウレベルとする。特に制限されないが、割
り込み要求信号▲▼がロウレベルとされること
で、マイクロプロセッサMPUは所定の割り込み処理を開
始し、ホストプロセッサHCPUに対する割り込み要求信号
▲▼をロウレベルとする。

DMAコントローラDMACの具体的な構成と動作について
は、後で詳細に説明する。

シリアル通信制御装置SIOは、前述のように、４組の
チャンネルCH0〜CH3と、これらのチャンネルに共通に設
けられるバス制御回路及びDMAインタフェース回路等を
含む。各チャンネルには、特に制限されないが、通信デ
ータ用のバッファレジスタを含むデータ送信部及びデー
タ受信部がそれぞれ設けられ、またこれらのデータ送受
信部を制御するためのコントロールレジスタやステータ
スレジスタ等がそれぞれ設けられる。シリアル通信制御
装置SIOの各チャンネルは、データバスDBBを介してパラ
レルに供給される送信データを通信回線のビットレート
に従ってシリアルに対応する網制御装置NCU0〜NCU3に伝
達するとともに、これらの網制御装置からシリアルに入
力される受信データを受信し、データバスDBBを介して
パラレルに伝達する。また、これらの送信データを通信
プロトコルに従って組み立てるための各種の制御用コー
ドを付加するとともに、受信データをモニタして同期信
号やフラグシーケンスを抽出する機能をあわせ持つ。

第１図には、この実施例の通信処理装置NPUのDMAコン
トローラDMACの一実施例のブロック図が示されている。

第１図において、マイクロプロセッサMPUから出力さ
れるアドレスストローブ信号▲▼は、DMAコント
ローラDMACのアドレスデコーダDECに供給される。アド
レスデコーダDECには、さらにアドレスバスABBの上位ビ
ットを介して伝達されるデバイスコードが供給される。
アドレスデコーダDECは、アドレスストローブ信号▲
▼がロウレベルとされることで選択的に動作状態と
され、上記デバイスコードをデコードする。その結果、
デバイスコードがこのDMAコントローラDMACを指定する
組み合わせとされるとき、選択的にチップ選択信号CSを
ハイレベルとする。これにより、DMAコントローラDMAC
が選択状態とされる。

アドレスバスABBの下位ビットを介して伝達されるチ
ャンネルやレジスタ等の選択信号は、DMAコントローラD
MACのセレクタSELに供給される。セレクタSELは、コン
トロールレジスタCREGやディスクリプタレジスタDREG,
アドレスカウンタレジスタACR,バイトカウンタレジスタ
BCR及びフレームカウンタレジスタFCR等の書き込み命令
等に際して上記選択信号をデコードし、対応するチャン
ネルあるいは各種レジスタを選択・指定する。

データバスDBBは、DMAコントローラDMACのデータバス
バッファDBBに結合される。このデータバスバッファDBB
は、さらに内部データバスIDBを介して、コントロール
レジスタCREG,ディスクリプタレジスタDREG,アドレスカ
ウンタレジスタACR,バイトカウンタレジスタBCR及びフ
レームカウンタレジスタFCR等に結合される。

DMAコントローラDMACのコントロールレジスタCREG
は、４組のチャンネルに対応して設けられる複数バイト
のレジスタを含む。これらのレジスタには、特に制限さ
れないが、DMAコントローラDMACの起動時において、マ
イクロプロセッサMPCからバッファチェインモードや転
送要求受付の優先順位及び割り込みマスク等の制御パラ
メータが書き込まれる。

ディスクリプタレジスタDREGは、同様に４組のチャン
ネルに対応して設けられる４個のレジスタを含む。これ
らのレジスタには、DMAコントローラDMACの起動時にお
いて、対応するチャンネルに割り当てられたランダムア
クセスメモリRAMの先頭メモリブロックのディスクリプ
タアドレスが書き込まれる。DMAコントローラDMACは、
送受信動作を開始するに先立って、ランダムアクセスメ
モリRAMの指定されたディスクリプタから先頭メモリブ
ロックの先頭アドレスを読み出し、対応するアドレスカ
ウンタレジスタACRにセットする。また、一つのブロッ
クの送受信動作が終了するごとに次のディスクリプタア
ドレスを読み出し、ディスクリプタレジスタDREGの内容
を更新することで、いわゆるバッファチェーン機能を実
現する。

アドレスカウンタレジスタACRは、４組のチャンネル
に対応して設けられる４個のレジスタと、共通に設けら
れるプラス1/マイナス１回路＋1/−１を含む。レジスタ
には、各メモリブロックに対するデータ転送動作が開始
されるごとに、ランダムアクセスメモリRAMの対応する
ディスクリプタから対応するメモリブロックの先頭アド
レスが読み出され、入力される。アドレスカウンタレジ
スタACRに保持されるアドレス信号は、送信データ又は
受信データの転送動作に際して、アドレスバスバッファ
ABB及びアドレスバスABBを介して、ランダムアクセスメ
モリRAMに供給される。アドレスカウンタレジスタACRの
内容は、１バイト分のデータ転送が終了するごとに、プ
ラス1/マイナス１回路＋1/−１によって更新される。

バイトカウンタレジスタBCRは、同様に４組のチャン
ネルに対応して設けられる４個のレジスタと、共通に設
けられるプラス1/マイナス１回路＋1/−１を含む。レジ
スタは、それぞれランダムアクセスメモリRAMのメモリ
ブロックのバイト数を計数できる程度のビット構成とさ
れる。バイトカウンタレジスタBCRには、バッファチェ
ーン動作の過程でディスクリプタの読み出し動作が行わ
れるたびに、対応するブロックのバイト数が書き込まれ
る。バイトカウントレジスタBCRの内容は、上記アドレ
スカウンタレジスタACRと同様に、１バイト分のデータ
転送が終了するごとに、プラス1/マイナス１回路＋1/−
１によって更新される。その結果、計数値がゼロになる
と、バイトカウントレジスタBCRは、ハイレベルの最終
バイド検出信号LBをバス制御回路BUSCTLに供給する。

フレームカウンタレジスタFCRは、同様に４組のチャ
ンネルに対応して設けられる４個のレジスタと、共通に
設けられるプラス1/マイナス１回路＋1/−１を含む。各
レジスタは、特に制限されないが、連続フレーム転送時
における最大フレーム数すなわち８フレームを計数でき
れば充分であるため、３ビット構成とされる。フレーム
カウンタレジスタFCRには、各チャンネルの起動時にお
いて、連続送受信されるフレーム数が書き込まれる。フ
レームカウンタレジスタFCRの内容は、シリアル通信制
御回路SIOから対応するフレーム終結信号EOF0〜EOF3が
供給されるごとに、プラス1/マイナス１回路＋1/−１に
よって更新される。その結果、計数値がゼロになると、
フレームカウンタレジスタFCRは、ハイレベルの最終フ
レーム検出信号LFをバス制御回路BUSCTLに供給する。

DMAコントローラDMACのバス制御回路BUSCTLには、マ
イクロプロセッサMPUからリード・ライト信号R/Ｂが
供給される。また、上記アドレスデコーダDECからチッ
プ選択信号CSが供給され、上記バイトカウントレジスタ
BCR及びフレームカウンタレジスタFCRから最終バイト検
出信号LB及び最終フレーム検出信号LFが供給される。バ
ス制御回路BUSCTLは、これらのリード・ライト信号R/
B,チップ選択信号CS,最終バイト検出信号LB及び最終フ
レーム検出信号LFをもとに、DMAコントローラDMACの制
御に必要な各種のタイミング信号を形成する。また、送
信データ及び受信データの転送に際して、ホールト信号
▲▼をロウレベルとし、マイクロプロセッサMP
Uにバス使用権を要求する。これに対して、マイクロプ
ロセッサMPUは、その処理を一時的に停止し、アドレス
ストローブ信号▲▼をハイレベルとする。これに
より、DMAコントローラDMACは、バス使用権を得る。DMA
コントローラDMACのバス制御回路BUSCTLは、まずアドレ
スバスABBに所定のアドレス信号を出力し、動作モード
に応じてリード・ライト信号R/Ｂのレベルを確定した
後、アドレスストローブ信号▲▼をロウレベルと
する。前述のように、フレームカウンタレジスタFCRか
ら最終フレーム信号LFが供給されると、バス制御回路BU
SCTLは、割り込み要求信号▲▼をロウレベルと
し、マイクロプロセッサMPUに割り込み処理を要求す
る。マイクロプロセッサMPUは、さらに割り込み要求信
号▲▼をロウレベルとし、ホストプロセッサHC
PUに割り込み処理要求を中継する。これにより、ホスト
プロセッサHCPUは、連続フレーム伝送の終結処理を開始
する。

DMAコントローラDMACのチャンネル制御回路CHCTLは、
シリアル通信制御装置SIOから供給される送信データ転
送要求信号REQT0〜REQT3や受信データ転送要求信号REQR
0〜REQR3あるいはフレーム終結信号EOF0〜EOF3を、所定
の優先順位に従って受け付ける。その結果、バス制御回
路BUSCTLに所定の動作を指示するとともに、対応する確
認受理信号ACK0〜ACK3を択一的にハイレベルとする。こ
れにより、ランダムアクセスメモリRAMとシリアル通信
制御装置SIOとの間で、データ転送が開始される。

第３図には、第１図のランダムアクセスメモリRAMの
メモリエリア構成図が示されている。同図により、この
実施例の通信処理装置NPUのデータ転送動作の概要を説
明する。

第３図において、ランダムアクセスメモリRAMは、前
述のように、コマンドエリアCOM,ディスクリプタエリア
DES及びバッファエリアBUFを含む。

コマンドエリアCOMには、特に制限されないが、ホス
トプロセッサHCPUから通信処理装置NPUに対するコマン
ドが、所定の順序で格納される。各コマンドは、第３図
に例示的に示されるように、動作の内容を指示するオペ
コードOPCと、連続転送される通信データのフレーム数F
N及びこのコマンドに対して割り当てられたバッファエ
リアBUFの先頭メモリブロックを指定するディスクリプ
タアドレスDA1等を含む。

ディスクリプタエリアDESは、バッファエリアBUFの各
メモリブロックに対応して設けられる複数のディスクリ
プタを含む。これらのディスクリプタは、特に制限され
ないが、上記コマンドに対応されるディスクリプタDA1
に代表して示されるように、バッファエリアBUFの対応
するメモリブロックBL1の先頭アドレスを示すブロック
アドレスBA1と、バッファチェーンされる次のディスク
リプタアドレスDA2及び対応するメモリブロックBL1のバ
イト数BN1とを含む。各ディスクリプタは、さらにバッ
ファチェーン状態を表示するフレーム終結ビットEOFを
含む。このフレーム終結ビットEOFは、特に制限されな
いが、対応するフレームが次のメモリブロックに連続し
て格納されるとき論理“0"とされ、対応するフレームが
そのメモリブロックで終結するとき選択的に論理“1"と
される。

バッファエリアBUFは、特に制限されないが、所定の
バイト数で分割される複数のメモリブロックを含む。こ
れらのメモリブロックの先頭アドレスは、前述のよう
に、対応するディスクリプタによって指定される。

ホストプロセッサHCPUによりランダムアクセスメモリ
RAMのコマンドエリアCOMに書き込まれたコマンドは、通
信処理装置NPUのマイクロプロセッサMPUによって読み出
される。マイクロプロセッサMPUは、読み出されたコマ
ンドのオペコードOPCをデコードして、順次指定された
動作を実行する。このとき、マイクロプロセッサMPU
は、ランダムアクセスメモリRAMのコマンドエリアCOMか
らフレーム数FN及び先頭ディスクリプタアドレスDA1を
読み出す。マイクロプロセッサMPUは、上記フレーム数F
N及びディスクリプタアドレスDA1をDMAコントローラDMA
CのフレームカウンタレジスタFCR及びディスクリプタレ
ジスタDREGに書き込んだ後、DMAコントローラDMACの対
応するチャンネルを起動する。

次に、DMAコントローラDMACは、起動されたチャンネ
ルに対応するディスクリプタレジスタDREGから先頭ディ
スクリプタアドレスDA1を読み出し、さらにランダムア
クセスメモリRAMのディスクリプタDA1に格納されるメモ
リブロックBL1の先頭アドレスBA1と次のディスクリプタ
アドレスDA2及びバイト数BN1を読み出す。このうち、先
頭アドレスBA1は、DMAコントローラDMACのアドレスカウ
ントレジスタACRの対応するレジスタに書き込まれ、最
初のデータ転送動作においてアドレスバスABBを介して
出力される。また、次のディスクリプタアドレスDA2
は、ディスクリプタレジスタDREGの対応するレジスタに
書き込まれ、メモリブロックBL1に対する転送動作が終
結した時点で、再度次のメモリブロックBL2の先頭アド
レスBA2を読み出すために用いられる。さらに、バイト
数BNは、バイトカウントレジスタBCRの対応するレジス
タに書き込まれ、前述のように、１バイト分のデータ転
送が終了するごとに更新される。これにより、第１のフ
レームに割り当てられたメモリブロックBL1〜BLnに対す
る一連の通信データの入出力動作が行われる。

以下上記と同様な動作が、フレーム数FNにより指定さ
れる複数のフレームにわたって行われ、その都度、DMA
コントローラDMACのフレームカウンタレジスタFCRが更
新される。その結果、フレームカウンタレジスタFCRの
計数値がゼロになると、通信処理装置NPUのDMAコントロ
ーラDMACからマイクロプロセッサMPUに、さらにマイク
ロプロセッサMPUからホストプロセッサHCPUに対して割
り込み処理が要求される。このため、ホストプロセッサ
HCPUは、フレーム数FNにより指定される複数フレームの
転送動作がすべて終結するまでの間、他の処理を実行す
ることができる。

以上のように、この実施例の通信処理装置NPUは、DMA
コントローラDMACとシリアル通信制御回路SIOを含み、D
MAコントローラDMACは、シリアル通信制御回路SIOの各
チャンネルに対応して設けられるフレームカウンタレジ
スタFCRを含む。シリアル通信制御回路SIOは、フラグシ
ーケンスをモニタしてフレーム終結を識別し、対応する
フレーム終結信号EOF0〜EOF3をDMAコントローラDMACに
供給する機能を持つ。DMAコントローラDMACのフレーム
カウンタレジスタFCRには、転送動作が開始されるのに
先立って、連続転送されるフレーム数がセットされる。
フレームカウンタレジスタFCRの内容は、シリアル通信
制御回路SIOから対応する上記フレーム終結信号EOF0〜E
OF3が供給されるたびに更新される。その結果、フレー
ムカウンタレジスタFCRの計数値がゼロになると、割り
込み処理が要求され、ホストプロセッサHCPUは終結処理
を開始する。つまり、ホストプロセッサHCPUは、フレー
ムごとの終結処理から開放され、指定した複数のフレー
ムの連続転送が行われる間、他の処理を実行することが
できるものとなる。これにより、ホストプロセッサHCPU
は等価的にそのデータ転送能力が増大され、通信処理装
置NPUを含む通信系は、その伝送スループットが向上さ
れる。

以上の本実施例に示されるように、この発明をHDLCプ
ロトコル適合の通信処理装置に含まれるDMAコントロー
ラに適用した場合、次のような効果が得られる。すなわ
ち、（１）通信処理装置等に含まれるDMAコントローラに、
通信データのフレーム数を計数するフレームカウンタレ
ジスタを設け、フレームカウンタレジスタの計数値が所
定の値となったとき上位プロセッサに対して割り込み処
理を要求する機能を持たせることで、複数フレームの通
信データを自律的に連続転送できるという効果が得られ
る。

（２）上記（１）項により、ホストプロセッサをフレー
ムごとの終結処理から開放し、その処理負担を軽減でき
るという効果が得られる。

（３）上記（１）項及び（２）項により、等価的にホス
トプロセッサの処理能力を高め、通信処理装置を含む通
信系の伝送スループットを高めることができるという効
果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、この実施例
では、フレームカウンタレジスタFCRの計数値がゼロに
なったとき、まず通信処理装置NPUのDMAコントローラDM
ACからマイクロプロセッサMPUに割り込みをかけ、それ
をマイクロプロセッサMPUがホストプロセッサHCPUに中
継する形を採っているが、DMAコントローラDMACからホ
ストプロセッサHCPUに直接割り込みをかけるようにして
もよい。また、この場合、フレーム終結ごとにフレーム
カウンタレジスタFCRをカウントアップし、その計数値
がゼロ以外の所定の値に達した時点で、割り込みをかけ
るようにしてもよい。さらに、DMAコントローラDMAC
は、直接ホストプロセッサHCPUのシステムバスに結合さ
れるものであってもよい。第２図において、シリアル通
信制御回路SIOに設けられるチャンネル数は任意であ
り、各チャンネルには、網制御装置以外のシリアル入出
力装置が結合されることもよい。この実施例では、通信
処理装置NPUを構成するマイクロプロセッサMPU,DMAコン
トローラDMAC及びシリアル通信制御回路SIOは、一つの
半導体基板上に形成されるものとしているが、それぞれ
のブロックが個々の半導体基板上に独立して又は組み合
わされて形成されるものであってもよい。さらに、第１
図に示されるDMAコントローラDMACの具体的なブロック
構成や、第２図に示される通信処理装置NPUのブロック
構成及び第３図に示されるランダムアクセスメモリRAM
のメモリエリア構成等、種々の実施形態を採りうるもの
である。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるHDLCプロトコル適
合の通信処理装置に含まれるDMAコントローラに適用し
た場合について説明したが、それに限定されるものでは
なく、例えば、その他の通信プロトコルに適合される通
信処理装置のDMAコントローラや同様なシリアル入出力
装置が結合される各種ディジタル装置のDMAコントロー
ラ等にも適用できる。本発明は、少なくとも連続フレー
ム伝送機能を有するシリアル入出力装置が結合されるDM
AコントローラあるいはこのようなDMAコントローラを含
むディジタル系に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、通信処理装置等に含まれるDMAコント
ローラに、通信データのフレーム数を計数するフレーム
カウンタレジスタを設け、フレームカウンタレジスタの
計数値が所定の値となったとき上位プロセッサに対して
割り込み処理を要求する機能を持たせることで、複数フ
レームの通信データを自律的に連続転送できる。これに
より、等価的にホストプロセッサの処理能力を高め、通
信処理装置を含む通信系の伝送スループットを高めるこ
とができる。

【図面の簡単な説明】

第１図は、この発明が適用されたDMAコントローラの一
実施例を示すブロック図、第２図は、第１図のDMAコントローラを含む通信処理装
置の一実施例を示すブロック図及び接続図、第３図は、第２図のランダムアクセスメモリの一実施例
を示すメモリエリア構成図である。 DMAC……DMAコントローラ、BUSCTL……バス制御回路、C
HCTL……チャンネル制御回路、DBB……データバスバッ
ファ、DEC……アドレスデコーダ、SEL……セレクタ、AB
B……アドレスバスバッファ、DREG……ディスクリプタ
レジスタ、CREG……コントロールレジスタ、ACR……ア
ドレスカウンタレジスタ、BCR……バイトカウンタレジ
スタ、FCR……フレームカウンタレジスタ、＋1/−１…
…プラス1/マイナス１回路。 HCPU……ホストプロセッサ、RAM……ランダムアクセス
メモリ、NPU……通信処理装置、MPU……マイクロプロセ
ッサ、SIO……シリアル通信制御装置、CH0〜CH3……SIO
チャンネル、NCU0〜NCU3……網制御装置。 COM……RAMコマンドエリア、DES……RAMディスクリプタ
エリア、BUF……RAMバッファエリア。

Claims

(57)【特許請求の範囲】

【請求項１】コマンドエリア、ディスクリプタエリア及
びバッファエリアを持つ２ポートメモリ回路を介してホ
ストシステムと結合され、通信回線を介して端末側のコ
ンピュータと結合される通信処理装置であって、マイクロプロセッサ、DMAコントローラ及びシリアル通
信制御回路とを含み、上記マイクロプロセッサは、かかる通信処理装置の全体
の動作を統轄し、上記シリアル通信制御回路は、パラレルに供給される送
信データを通信回線のビットレートに従って網制御装置
を介して通信回線にシリアルに送信し、上記網制御装置
を介して通信回線からシリアルに入力された受信データ
を受信し、それをパラレルに伝達する１ないし複数から
なるチャンネルを持ち、かかるチャンネル毎に通信デー
タのフラグシーケンスをモニターしてフレーム終結を識
別する機能を備え、転送要求信号あるいはフレーム終結
信号を上記DMAコントローラに伝え、上記DMAコントローラは、上記シリアル通信制御回路の
上記１ないし複数のチャンネルに一対一に対応して設け
られたコントロールレジスタ、ディスクリプタレジス
タ、アドレスカウンタレジスタ、バイトカウンタレジス
タ、フレームカウンタレジスタ及びバス制御回路を含
み、上記コントロールレジスタは、上記マイクロプロセッサ
によりDMAコントローラの起動時においてバッファチェ
ーンモードを含む各種制御パラメータが書き込まれるも
のであり、上記ディスクリプタレジスタは、上記マイクロプロセッ
サによりDMAコントローラの起動時において対応するチ
ャンネルに割り当てられた上記メモリ回路の先頭メモリ
ブロックのディスクリプタアドレスとバッファチェーン
される次のディスクリプタアドレスが書き込まれ、１つ
のブロックの送受信動作の終了ごとにその内容が更新さ
れるものであり、上記アドレスカウンタレジスタは、上記マイクロプロセ
ッサにより上記メモリ回路の指定されたディスクリプタ
から先頭メモリブロックの先頭アドレスが書き込まれ、
各メモリブロックに対するデータ転送動作が開始される
ごとに上記メモリ回路の対応するディスクリプタから対
応するメモリブロックの先頭アドレスが入力され、１バ
イト分のデータ転送が終了するごとにアドレスが更新さ
れるものであり、上記バイトカウンタレジスタは、上記メモリ回路のメモ
リブロックのバイト数を計数できる程度のビット構成と
され、上記マイクロプロセッサによりバッファチェーン
動作の過程でディスクリプタの読み出し動作が行われる
たびに、対応するブロックのバイト数が書き込まれ、１
バイト分のデータ転送が終了するごとにその計数値が更
新されるものであり、上記フレームカウンタレジスタは、上記マイクロプロセ
ッサにより対応するチャネル起動時において連続送受信
されるフレーム数を記憶し、上記シリアル通信回路から
伝えられた上記フレーム終結信号を計数し、その計数値
が上記フレーム数と一致したとき最終フレーム検出信号
を出力し、上記バス制御回路は、上記フレームカウンタレジスタか
らの最終フレーム検出信号により上記マイクロプロセッ
サを介して上記ホストシステムに対して割り込み処理を
要求するものであることを特徴とする通信処理装置。