JPS6388671A - 同時並行処理制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は同時並行処理制御方式に関し、特に複数のプロ
セッサがデータの読出し処理を同時に行う同時並行処理
制御方式に関する。

従来技術 従来、情報処理装置（フオンノイマン型計算機）では、
第３図に示すように、プロセッサ３が主メモリ６０から
データの読出しと書込みとを行っていた。すなわち、主
メモリ６０内には多数の記憶位置があり、その中の選ば
れた一つの記憶位置Ｘから読出されたデータＸがプロセ
ッサ３に送られ、また、他の記憶位置ｙから読出された
データＹが同様にプロセッサ３へ送られる。プロセッサ
３で処理が行われた結果を示すデータＺは、主メモリ６
０内の記憶位置２に書込まれる。

このとき、主メモリ６０の記憶位置Ｚに書込まれたデー
タＺを直ちにプロセッサ３が読出して使用することがで
きるということを前提としてプログラムが書かれている
。すなわち、主メモリ６０へのアクセスは基本的にはプ
ログラムに書かれた手順で行われねばならないので、同
じ一連のデータに対して複数のプロセッサで同時に並行
的処理を行うためには、面倒な制限条件を必要きしてい
た。

このような問題を解決するために、第４図と第５図とに
示すように、多数のプロセッサが一連のデータ１，７　
Ｚ・ｔ　ｌ、η同時並行処理を行えるにうな新規（−に
アーキテクヂｌアを持つ情報処理装置が考えられ、たと
λば、特開昭６１−７６６４号公報に開示された技術が
ある９゜ この情報α理装置では、主メモリ装置７に複数のプロセ
ッサ３〜５からアクセスされる読出し用主メモリ７０と
占込み用主メモリ７１との２つの４ヨメｔりを設け、プ
ロセッサ３−・５の処理終了を３３号線３０・−３２を
介して記憶世代管理機構２の制御回路２０が検出し、こ
の検出信号が信号線３４を介して主メｔ−り装置７に送
出された後に、内込み用土メモリ７１の内容を読出し用
主メモリ７０に移４ようになっている。しかし、複数の
ブ［］セッサ３−・５が１つの続出（）用主メモリ７０
から７゛−夕を読出寸ことは、読出し用主メモリ７０に
対して競合べおこすという問題の原因となってい信 このような従来の情報処理装置では、主メモリ装置７に
読出し用主メモリ７０と、書込み用主メモリ７１と、記
憶世代の更新のための記憶世代情理機構２とを設け、複
数のプロセッサ−３へ・５が読出し用主メモリ７０にア
クセスしてデータを読出し、このデータでの処理を終了
した後に読出し用主メモリ７０の記憶世代の更新をする
ことで同時並行処理を行っているので、一連のデータを
処理するために行われる投数のプロセッサ３〜５からの
読出し用主メモリ７０へのアクセスで競合をおこし、同
時並行処理の性能が低下するという欠点がある。

発明の目的 本発明は上記のような従来のものの欠点を除去１“べく
なされたもので、同時並行処理の処理実行の性能を向上
させることができる同時並行処理制御方式の提供を目的
とする。

註の構成 本発明による同時並行処理制御方式は、複数のプロセッ
サと、前記プロセッサに夫々対応して設りられた読出し
専用の読出しメモリと、前記プロセッサに夫々共通して
設けられた害込み専用の２）込みメモリとを有し、前記
プロセッサのすべてが夫々対応でる前記読出（ツメモリ
から読出したデータに対する処理を終了したことを検出
したときに、前記書込みメモリの内容を前記読出しメモ
リへ移送するようにしたことを特徴とする。

実旅例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例を示すブロック図である。図
において、本発明の一実施例は主メモリ装置１ど、記憶
世代管理機構２と、プロセッサ３〜５とにより構成され
ている。

主メモリ装置１は、プロセッサ３〜５に夫々対応する読
出し用土メモリ１０〜１２と、書込み用土メＬす１３と
により構成されている。また、記憶世代管理機構２は制
御回路２０とアンド回路２１とに、Ｉ、り構成されてい
る。

第２図は本発明の一実施例の概念図である。図において
、読出し用主メモリ１０〜１２と書込み用土メｔす１３
とは同様の記憶位置を有し、読出し用主メモリ１０〜１
２と禽込み用土メＬす１３とが夫々対応する記憶位置は
同じアドレスを用いてアクセスされる。プロセッサ３〜
５は夫々対応する読出し用主メモリ１０〜１２に接続さ
れ、書込み用主メモリ１３には共通して接続されている
。

本発明の一実施例のプログラムでは、すべて各続出し用
主メモリ１０〜１２からデータを読出し、書込み用主メ
モリ１３ヘデータを書くように作られているので、プロ
セッサ３〜５が何度夫々に対応する読出し用主メモリ１
０〜１２の同一番地にアクセスしても得られる結果は一
定である。ただし、書込み用主メモリ１３の同一番地へ
複数のブ１〕セッサ３〜５がデータを書込むときは、そ
の書込みの順序によって影響される。通常は、同一の書
込みアドレスへ２回以上データを書くことがないように
プログラムされている。

第１図と第２図とを用いて本発明の一実施例の動作につ
いて説明する。

プロセッサ３〜５は現在の記憶世代において実行すべき
処理（現在の読出し用主メモリ１０〜１２内のｆ−夕に
対する処理）を７′べで完了すると、記憶世代の更新を
要求する世代更新要求信号３０へ・３２を記憶世代管理
機構２へ送出して、待機状態に入る。

記憶世代管理機＠２ではアンド回路２１で世代更新要求
信号３０〜３２の論理積演算を行い、すべてのプロセッ
サ−３〜５の処理が完了したときのみ制罪回路２０にア
ンド回路２１からの出力信号が入力される。制御回路２
０はこの出力信号の入力により世代更新指令信号３４を
主メモリ装置１に送出する。

主メモリ装置１でば、世代更新指令信号３４の入力によ
り記憶世代の更新が行われる。記憶世代の更新はこの情
報処理機構における処し！Ｉ！単位の区切りであり、具
体的には占込み用主メモリ１３の全ての記憶位置の内容
が読出し用主メモリ１０・〜１２の対応する記憶位置に
転送されることである。

このどき、内込み用主メモリ１３の記憶内容は変化しな
い。

この記憶世代の更新が行われると、プロセッサ３〜５は
前の記憶ｉｐ代の処理結果を読出し用１メモリ１０〜１
２から読出して−Ｆ゛−タどし、で用いることができる
ようになり、これはプロ１−ツサ３〕−５で次の段階の
処理が開始されてもよいことを怠味する５１号なわら、
主メモリ装置１において記憶世代の更新が完了すると、
制御回路２０は世代更新完了信号３３を各プロセッサ３
−５に送出ｌノ、この世代更新完了信号３３の受信によ
り、持橢状簡にあったプロセッサ３〜５は再び処理を開
始する。

このように、複数のプロセッサ３〜５に夫々対応して読
出（）用主メモリ１０＝−１２を設け、１べてのプ［」
セッサ３へ−５が読出し用主メモリ１ｏ＝１２から浸出
１）たデータの９ハ理を完了したときに、複数のプロセ
ッサ３・・・５にＪ）、通しでＨＱけられた書込み用主
メモリ１３の内容を読出１ノ用主メモリ１０〜１２に移
送するように１−ることによって、−連のデータに対し
て？１／数のプロセッサ−３・・−５が夫々に対応した
読出し用土メＥす１０−１２をアクセス（゛るイニとが
できるのｒ、ブ目セッ（〕３−・５による読出し用主メ
モリ１０〜１２のアクセスで競合をおこすことなく、複
数のプロセッサ３〜５による同時並行処理の処理実行の
性能を向上さゼることができる。

発明の詳細 な説明したように本発明によれば、複数のプロセッサに
対応する読出し用メモリを設け、この読出し用メモリか
ら読出されたデータの処理をプロセッサのすべてが夫々
完了したときに、プロセッサに共通して設けられた書込
み用メモリの内容を読出し用メ七り夫々に移送するよう
にすることによって、同時並行処理の処理実行の性能を
向上させることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
本発明の一実施例の概念図、第３図と第４図とは従来例
の概念図、第５図は従来例を示−ケブロック図である。 主要部分の符号の説明 １．７・・・・・・主メモリ装置 ２・・・・・・記憶世代管理機構 ３〜５・・・・・・プロセッサ

Claims (1)

【特許請求の範囲】
1. 複数のプロセッサと、前記プロセッサに夫々対応して設
   けられた読出し専用の読出しメモリと、前記プロセッサ
   に夫々共通して設けられた書込み専用の書込みメモリと
   を有し、前記プロセッサのすべてが夫々対応する前記読
   出しメモリから読出したデータに対する処理を終了した
   ことを検出したときに、前記書込みメモリの内容を前記
   読出しメモリへ移送するようにしたことを特徴とする同
   時並行処理制御方式。