JPH0397195A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0397195A JPH0397195A JP1233276A JP23327689A JPH0397195A JP H0397195 A JPH0397195 A JP H0397195A JP 1233276 A JP1233276 A JP 1233276A JP 23327689 A JP23327689 A JP 23327689A JP H0397195 A JPH0397195 A JP H0397195A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000001514 detection method Methods 0.000 claims abstract description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体記憶装置に係り、特にアドレス選択情
報に応じてメモリブロック内の所望のアドレスへ記憶情
報を読み書きすることが可能なランダム・アクセス型の
半導体記憶装置（以下、Ｒ Ａ Ｍ ： Ｒａｎｄｏｍ
Ａｃｃ！＋ｓ Ｍｅｍｏｒ７という。）に関し、大容
量のＲＡＭの外部アドレス入力端子数を減少させること
により、小型ＩＣパッケージで、プリント基板への実装
効率の高い大容量のＲＡＭを提供することを目的とし、 それぞれ複数のメモリセルを有して複数に分割されたメ
モリブロツクを備えた半導体記憶装置において、 当該半導体記憶装置でのアドレス選択動作時に、外部デ
ータ入力端子から入力されるメモリブロック選択情報に
基づいて前記メモリブロックのいずれかを選択するメモ
リブロック選択手段と、前記選択されたメモリブロック
内のメモリセルのいずれかを外部から入力されるアドレ
ス選択情報に基づいて選択するメモリセル選択手段とを
備えて構成する。
報に応じてメモリブロック内の所望のアドレスへ記憶情
報を読み書きすることが可能なランダム・アクセス型の
半導体記憶装置（以下、Ｒ Ａ Ｍ ： Ｒａｎｄｏｍ
Ａｃｃ！＋ｓ Ｍｅｍｏｒ７という。）に関し、大容
量のＲＡＭの外部アドレス入力端子数を減少させること
により、小型ＩＣパッケージで、プリント基板への実装
効率の高い大容量のＲＡＭを提供することを目的とし、 それぞれ複数のメモリセルを有して複数に分割されたメ
モリブロツクを備えた半導体記憶装置において、 当該半導体記憶装置でのアドレス選択動作時に、外部デ
ータ入力端子から入力されるメモリブロック選択情報に
基づいて前記メモリブロックのいずれかを選択するメモ
リブロック選択手段と、前記選択されたメモリブロック
内のメモリセルのいずれかを外部から入力されるアドレ
ス選択情報に基づいて選択するメモリセル選択手段とを
備えて構成する。
本発明は、半導体記憶装置に係り、特にアドレス選択情
報に応じてメモリブロック内の所望のアドレスへ記憶情
報を読み書きすることが可能なランダム・アクセス型の
半導体記憶装置（以下、Ｒ Ａ Ｍ ： Ｒａｎｄｏｍ
＾ｃｃｅｓｓ ＭｅｍｏＢという。）に関する。
報に応じてメモリブロック内の所望のアドレスへ記憶情
報を読み書きすることが可能なランダム・アクセス型の
半導体記憶装置（以下、Ｒ Ａ Ｍ ： Ｒａｎｄｏｍ
＾ｃｃｅｓｓ ＭｅｍｏＢという。）に関する。
近年においては、コンピュータ等による情報処理が増大
し、これに伴ってＲＡＭの記憶容量を増大することが要
求されている。しかし、メモリセル領域を大型化すると
、ワード線が長くなり、そのＲＣ時定数が大きくなって
アドレスの選択に長時間を要することになり、また、ビ
ット線も長大化し、メモリセルに対する負担が増大する
ため、記憶情報の読み出しにも時間がかかるという問題
を生じる。そこで、ＲＡＭのメモリ空間を複数のメモリ
ブロックに分割することが行われている。
し、これに伴ってＲＡＭの記憶容量を増大することが要
求されている。しかし、メモリセル領域を大型化すると
、ワード線が長くなり、そのＲＣ時定数が大きくなって
アドレスの選択に長時間を要することになり、また、ビ
ット線も長大化し、メモリセルに対する負担が増大する
ため、記憶情報の読み出しにも時間がかかるという問題
を生じる。そこで、ＲＡＭのメモリ空間を複数のメモリ
ブロックに分割することが行われている。
第４図に従来の複数のメモリブロックに分割されたＲＡ
Ｍの例を示す。
Ｍの例を示す。
このＲＡＭは、複数のメモリブロックＭＢ，、ＭＢ
，・・・ＭＢ と、デコーダ３０と、外部アド２ＩＩ
１ レス入力端子ＡＸと、外部データ入力端子ＤＩＮと、？
トイネーブル入力端子ＷＥと、外部データ出力端子Ｄ
とから構成されている。
，・・・ＭＢ と、デコーダ３０と、外部アド２ＩＩ
１ レス入力端子ＡＸと、外部データ入力端子ＤＩＮと、？
トイネーブル入力端子ＷＥと、外部データ出力端子Ｄ
とから構成されている。
ＯＵＴ
各メモリブロックＭＢｌ〜ＭＢ■は複数のメモリセルか
ら成り、それぞれが、ブロックアドレスと、ブロックデ
ータ入力端子ＤＩＮと、ブロックライトイネーブル入力
端子ＷＥと、ブロックデータ出力端子Ｄ とを有して
いる。また、外部ア・ド０υＴ レス入力端子ＡＩは（ｋ＋ｎ）本の入力端子を備えてい
る。
ら成り、それぞれが、ブロックアドレスと、ブロックデ
ータ入力端子ＤＩＮと、ブロックライトイネーブル入力
端子ＷＥと、ブロックデータ出力端子Ｄ とを有して
いる。また、外部ア・ド０υＴ レス入力端子ＡＩは（ｋ＋ｎ）本の入力端子を備えてい
る。
次に、動作を説明する。
まず、外部アドレス入力端子ＡＸのうち、ｋ本の端子に
ｋビットのメモリブロック選択情報φＢが入力され、デ
コーダ３０によりデコードされて１０進数の１からｍま
での信号が出力される。この出力信号が各メモリブロッ
クＭ ８ １〜ＭＢ，のブロックセレクト入力端子外部
ＢＳに印加されて所望のメモリブロックＭＢ が選択
される。
ｋビットのメモリブロック選択情報φＢが入力され、デ
コーダ３０によりデコードされて１０進数の１からｍま
での信号が出力される。この出力信号が各メモリブロッ
クＭ ８ １〜ＭＢ，のブロックセレクト入力端子外部
ＢＳに印加されて所望のメモリブロックＭＢ が選択
される。
そして、外部アドレス入力端子ＡＸの残りのｎ本の端子
にはｎビットのアドレス選択情報φＡが入力される。こ
れが各メモリブロック内のブロックアドレス入力端子Ａ
Ｉに印加され、すでに選択されているメモリブロックＭ
Ｂ．内の２ｆｌ個のアｌ ドレス（番地）の中から所望のアドレスを遺択する。
にはｎビットのアドレス選択情報φＡが入力される。こ
れが各メモリブロック内のブロックアドレス入力端子Ａ
Ｉに印加され、すでに選択されているメモリブロックＭ
Ｂ．内の２ｆｌ個のアｌ ドレス（番地）の中から所望のアドレスを遺択する。
その後、外部ライトイネーブル入力端子ＷＥに″Ｌ”レ
ベルのライトイネープル信号φＥが入力されると書込み
動作状態となり、選択されたアドレス位置にあるメモリ
セルに所望の記憶情報が書き込まれる。逆に記憶情報を
読み出す場合には、前記と同じ過程を経て所望のアドレ
スを選択した後に、外部ライトイネーブル入力端子ＷＥ
に“Ｈ”レベルのライトイネーブル信号φＢを入力する
ことにより読出し動作状態となり、選択されたアドレス
の記憶情報を読み出すことができる。
ベルのライトイネープル信号φＥが入力されると書込み
動作状態となり、選択されたアドレス位置にあるメモリ
セルに所望の記憶情報が書き込まれる。逆に記憶情報を
読み出す場合には、前記と同じ過程を経て所望のアドレ
スを選択した後に、外部ライトイネーブル入力端子ＷＥ
に“Ｈ”レベルのライトイネーブル信号φＢを入力する
ことにより読出し動作状態となり、選択されたアドレス
の記憶情報を読み出すことができる。
なお、外部データ入力端子ＤＩＮにはｐビットの記憶情
報を並列に入力することができるのが通常である。コン
ピュータにおいては、演算処理等はｐ＝８ビットである
。
報を並列に入力することができるのが通常である。コン
ピュータにおいては、演算処理等はｐ＝８ビットである
。
以上のことから、メモリブロックの個数がｍ個で、各メ
モリブロックの記憶容量が２ ビットであるから、全体
ではｍＸ２”ビットの記憶情報を任意に読み書きするこ
とができる。
モリブロックの記憶容量が２ ビットであるから、全体
ではｍＸ２”ビットの記憶情報を任意に読み書きするこ
とができる。
ス入力端子数を減少させることにより、小型ＩＣパッケ
ージで、プリント基板への実装効率の高い大容量のＲＡ
Ｍを提供することを目的とする。
ージで、プリント基板への実装効率の高い大容量のＲＡ
Ｍを提供することを目的とする。
しかし、ＲＡＭでは、ｍ×２ ヒットのメモリ空間のア
ドレスを選択するために、上述したように（ｋ＋ｎ）本
の外部アドレス入力が必要である。
ドレスを選択するために、上述したように（ｋ＋ｎ）本
の外部アドレス入力が必要である。
したがって、例えば、ｌメガ（１０６）ビットのメモリ
容量で、 ｍ＝２ｋとしたとき、 ２（ｋ＋″）＝ｌ０６から、 ｋ＋ｎ＝２０となり、 結局２０本の外部アドレス入力端子が必要であることに
なる。しかし、ＲＡＭにおいて入力端子数を増加するこ
とはＩＣパッケージの大型化を招き、ひいてはプリント
基板への実装効率が減少してしまうという問題が生じる
。
容量で、 ｍ＝２ｋとしたとき、 ２（ｋ＋″）＝ｌ０６から、 ｋ＋ｎ＝２０となり、 結局２０本の外部アドレス入力端子が必要であることに
なる。しかし、ＲＡＭにおいて入力端子数を増加するこ
とはＩＣパッケージの大型化を招き、ひいてはプリント
基板への実装効率が減少してしまうという問題が生じる
。
本発明は、上述した問題点を解決するためになされたも
のであり、大容量のＲＡＭの外部アドレ〔課題を解決す
るための手段」 上記課題を解決するために、本発明は、それぞれ複数の
メモリセルを有して複数に分割されたメモリブロック（
ＭＢ，−ＭＢ，）を備えた半導体記憶装置において、当
該半導体記憶装置でのアドレス選択動作時に、外部デー
タ入力端子（ＤＩＮ）から入力されるメモリブロック選
択情報（φＢ）に基づいて前記メモリブロック（ＭＢｌ
−ＭＢｍ）のいずれかを選択するメモリブロック選択手
段と、前記選択されたメモリブロック（ＭＢｉ）内のメ
１ モリセルのいずれかを外部から入力されるアドレス選択
情報（φＡ）に基づいて選択するメモリセル選択手段と
、を備えて構成する。
のであり、大容量のＲＡＭの外部アドレ〔課題を解決す
るための手段」 上記課題を解決するために、本発明は、それぞれ複数の
メモリセルを有して複数に分割されたメモリブロック（
ＭＢ，−ＭＢ，）を備えた半導体記憶装置において、当
該半導体記憶装置でのアドレス選択動作時に、外部デー
タ入力端子（ＤＩＮ）から入力されるメモリブロック選
択情報（φＢ）に基づいて前記メモリブロック（ＭＢｌ
−ＭＢｍ）のいずれかを選択するメモリブロック選択手
段と、前記選択されたメモリブロック（ＭＢｉ）内のメ
１ モリセルのいずれかを外部から入力されるアドレス選択
情報（φＡ）に基づいて選択するメモリセル選択手段と
、を備えて構成する。
上記構成を有する本発明に係るＲＡＭによれば、所望の
メモリブロック（ＭＢｌ〜ＭＢ， ）を選択するメモリ
ブロック選択情報（φＢ）は、外部データ入力端子（Ｄ
ＩＮ）に入力すればよいため、メモリブロック選択情報
入力用の外部アドレス入力端子は不要となる。したがっ
て、その分の外部アドレス入力端子（Ａ）の数を減少さ
せることができる。
メモリブロック（ＭＢｌ〜ＭＢ， ）を選択するメモリ
ブロック選択情報（φＢ）は、外部データ入力端子（Ｄ
ＩＮ）に入力すればよいため、メモリブロック選択情報
入力用の外部アドレス入力端子は不要となる。したがっ
て、その分の外部アドレス入力端子（Ａ）の数を減少さ
せることができる。
子Ａと、外部データ入力端子ＤＩＮと、外部ライトイネ
ーブル人力端子ＷＥと、外部データ出力端子Ｄ とを
有している。
ーブル人力端子ＷＥと、外部データ出力端子Ｄ とを
有している。
ＯＵＴ
各メモリブロックＭＢ，〜Ｍ Ｂ ｍは、第４図の従来
例と同様に複数のメモリセルから成り、それぞれが、ブ
ロックアドレス入力端子Ａと、ブロックセレクト入力端
子ＢＳと、ブロックデータ入力〔実施例〕 次に、本発明の実施例を図面に基づいて説明する。
例と同様に複数のメモリセルから成り、それぞれが、ブ
ロックアドレス入力端子Ａと、ブロックセレクト入力端
子ＢＳと、ブロックデータ入力〔実施例〕 次に、本発明の実施例を図面に基づいて説明する。
第１図に、本発明のＲＡＭの一実施例を示す。
この第１図において、第４図の従来例と同一もしくは重
複する部分には同一の符号を附し、その詳細な説明は省
略する。
複する部分には同一の符号を附し、その詳細な説明は省
略する。
第ｌ図において、ＲＡＭは、アドレス選択検出手段たる
アドレス選択検出器１と、メモリブロック選択情報保持
手段たるステータスレジスタ２と、デコーダ３と、書込
制御回路４と、複数のメモリブロックＭＢ，〜ＭＢｆｆ
ｌと、外部アドルス入力端ている。
アドレス選択検出器１と、メモリブロック選択情報保持
手段たるステータスレジスタ２と、デコーダ３と、書込
制御回路４と、複数のメモリブロックＭＢ，〜ＭＢｆｆ
ｌと、外部アドルス入力端ている。
次に、第ｌ図におけるアドレス選択検出器１、ステータ
スレジスタ２の詳細を第２図に示す。アドレス選択検出
器１は、ｎ個の外部アドレス入力端子Ａ −Ａ
に入力されるアドレス選択情報Ｏ ｎ−１ φいの論理積をとるＡＮＤ回路２０である。また、書込
制御回路４はインバータと２人力のＡＮＤ回路とから成
る回路である。そしてＡＮＤ回路２０の出力が書込制御
回路４の一方の入力端に接続されている。書込制御回路
４の他方の入力端にはインバータを介してライトイネー
ブル信号φＥが入？される。各メモリブロックＭＢ１〜
ＭＢｌＩ１の中から所望のメモリブロックを選択する場
合には、外部アドレス入力端子Ａ −Ａ の全て
を“Ｈ”Ｏｎ−１ レベルとするアドレス選択情報φ９を人力することによ
りＡＮＤ回路２０の出力であるアドレス選択検出信号φ
Ｃが“Ｈ“レベルとなる。そして、ライトイネープル信
号φＥが“Ｌ”レベルの場合には書込制御回路４の出力
である書込制御信号φＷが“Ｈ″レベルとなり、ステー
タスレジスタ２への書込みを行うようになっている。つ
まり、アドレス選択情報φいは、各メモリブロック選択
時ごとに外部アドレス入力端子Ａｏ−ＡＩｌ−１の全て
を′Ｈ”レベルとする。
スレジスタ２の詳細を第２図に示す。アドレス選択検出
器１は、ｎ個の外部アドレス入力端子Ａ −Ａ
に入力されるアドレス選択情報Ｏ ｎ−１ φいの論理積をとるＡＮＤ回路２０である。また、書込
制御回路４はインバータと２人力のＡＮＤ回路とから成
る回路である。そしてＡＮＤ回路２０の出力が書込制御
回路４の一方の入力端に接続されている。書込制御回路
４の他方の入力端にはインバータを介してライトイネー
ブル信号φＥが入？される。各メモリブロックＭＢ１〜
ＭＢｌＩ１の中から所望のメモリブロックを選択する場
合には、外部アドレス入力端子Ａ −Ａ の全て
を“Ｈ”Ｏｎ−１ レベルとするアドレス選択情報φ９を人力することによ
りＡＮＤ回路２０の出力であるアドレス選択検出信号φ
Ｃが“Ｈ“レベルとなる。そして、ライトイネープル信
号φＥが“Ｌ”レベルの場合には書込制御回路４の出力
である書込制御信号φＷが“Ｈ″レベルとなり、ステー
タスレジスタ２への書込みを行うようになっている。つ
まり、アドレス選択情報φいは、各メモリブロック選択
時ごとに外部アドレス入力端子Ａｏ−ＡＩｌ−１の全て
を′Ｈ”レベルとする。
また、ステータスレジスタ２は、インバータ２１、およ
びＮＡＮＤ回路２２、２３、２４、２５から成り、書込
制御回路４の出力である書込制御信号φ■が“Ｈ”レベ
ルのときにはその時点の外部データ入力端子ＤＩＮの情
報をそのまま出力Ｏ に出力し、その後に書込制御信号
φ．が″Ｌ”ＳＲ レベルとなっても、書込制御信号φＷが次に“Ｈ″？ベ
ルとなるまでは、その時点の外部データ入力端子ＤＩＮ
の情報をそのまま保持し出力し続けるようなレジスタで
ある。
びＮＡＮＤ回路２２、２３、２４、２５から成り、書込
制御回路４の出力である書込制御信号φ■が“Ｈ”レベ
ルのときにはその時点の外部データ入力端子ＤＩＮの情
報をそのまま出力Ｏ に出力し、その後に書込制御信号
φ．が″Ｌ”ＳＲ レベルとなっても、書込制御信号φＷが次に“Ｈ″？ベ
ルとなるまでは、その時点の外部データ入力端子ＤＩＮ
の情報をそのまま保持し出力し続けるようなレジスタで
ある。
次に動作を説明する。
まず、ｍ個のメモリブロック中の所望のブロックを選択
するために、外部アドレス入力端子ＡＯ〜Ａ の全て
を“Ｈ” レベルとする（これに対ｎ−１ 応するアドレスを以下Ｘ番地と称する）アドレス選択情
報φいを入力するとともに、外部ライトイネーブル入力
端子ＷＥに″Ｌ″レベルのライトイネーブル信号φεを
入力する。これによってアドレス選択検出器１は１Ｈｍ
レベルのアドレス選択信号φ を出力し、書込制御回路
４の出力φ．はＣ ′Ｈ” レベルとなる。
するために、外部アドレス入力端子ＡＯ〜Ａ の全て
を“Ｈ” レベルとする（これに対ｎ−１ 応するアドレスを以下Ｘ番地と称する）アドレス選択情
報φいを入力するとともに、外部ライトイネーブル入力
端子ＷＥに″Ｌ″レベルのライトイネーブル信号φεを
入力する。これによってアドレス選択検出器１は１Ｈｍ
レベルのアドレス選択信号φ を出力し、書込制御回路
４の出力φ．はＣ ′Ｈ” レベルとなる。
一方、所望のメモリブロックを選択するためのｋビット
のメモリブロック選択情報φＢは外部データ入力端子Ｄ
ＩＮに入力され、ステータスレジスタ２に伝達される。
のメモリブロック選択情報φＢは外部データ入力端子Ｄ
ＩＮに入力され、ステータスレジスタ２に伝達される。
書込制御回路４の出力φ■は“Ｈ′レベルであるから、
前記のメモリブロック選択情報φ はＤＩＮからステー
タスレジスタに取Ｂ り込まれて保持されＯＳＲに出力される。そして、この
アドレス信号はデコーダ３を経て１０進数の１からｍま
での信号にデコードされ、ｍ個のメモリブロックの中か
ら所望のメモリブロックＭＢ．１ が選択される。このとき、メモリブロックＭＢ．１ のアドレス＝Ｘ番地には、メモリブロック選択情報φ８
が書き込まれる。したがって、外部アドレス入力端子Ａ
−Ａ の全てが“Ｈ”レベルとＯ ｎ−１ なるときに選択されるアドレスである各メモリブロック
のＸ番地は、言いかえればメモリブロック選択情報を格
納するアドレスであるということができる。そして、次
に外部アドレス入力Ａ −Ａ のうち少くとも一
人力が“Ｌ”レベＯ ｎ−１ ルとなるか又は外部ライトイネープル端子ＷＥが″Ｈ”
レベルとなると、書込制御回路４の出力φＷは“Ｌ”
レベルとなり、ステータスレジスタはその直前の状態を
保持する。即ち、メモリブロックＭＢ．が継続して選択
され続ける。
前記のメモリブロック選択情報φ はＤＩＮからステー
タスレジスタに取Ｂ り込まれて保持されＯＳＲに出力される。そして、この
アドレス信号はデコーダ３を経て１０進数の１からｍま
での信号にデコードされ、ｍ個のメモリブロックの中か
ら所望のメモリブロックＭＢ．１ が選択される。このとき、メモリブロックＭＢ．１ のアドレス＝Ｘ番地には、メモリブロック選択情報φ８
が書き込まれる。したがって、外部アドレス入力端子Ａ
−Ａ の全てが“Ｈ”レベルとＯ ｎ−１ なるときに選択されるアドレスである各メモリブロック
のＸ番地は、言いかえればメモリブロック選択情報を格
納するアドレスであるということができる。そして、次
に外部アドレス入力Ａ −Ａ のうち少くとも一
人力が“Ｌ”レベＯ ｎ−１ ルとなるか又は外部ライトイネープル端子ＷＥが″Ｈ”
レベルとなると、書込制御回路４の出力φＷは“Ｌ”
レベルとなり、ステータスレジスタはその直前の状態を
保持する。即ち、メモリブロックＭＢ．が継続して選択
され続ける。
１
この状態で外部アドレス入力端子Ａ。−ＡＩｌ−１に所
望のアドレス選択情報φいを印加すれば既に選択されて
いるメモリブロックＭ Ｂ−内の２１１個のメモリセル
の中から所望の番地を選択し、その番地に対して書き込
み又は読み出しを行うことができる。外部ライトネーブ
ル入力端子ＷＥに“Ｌ”レベルのライトネーブル信号φ
Ｅを入力すれば、その時に外部データ入力端子ＤＩＮに
入力されている情報を書き込むことができる。外部ライ
トネープル入力端子Ｗ，Ｅに“Ｈ”レベルのライトネー
ブル信号φ８を入力すれば選択された番地の記憶情報を
外部データ出力端子Ｄ に出力することがＯＵＴ できる。
望のアドレス選択情報φいを印加すれば既に選択されて
いるメモリブロックＭ Ｂ−内の２１１個のメモリセル
の中から所望の番地を選択し、その番地に対して書き込
み又は読み出しを行うことができる。外部ライトネーブ
ル入力端子ＷＥに“Ｌ”レベルのライトネーブル信号φ
Ｅを入力すれば、その時に外部データ入力端子ＤＩＮに
入力されている情報を書き込むことができる。外部ライ
トネープル入力端子Ｗ，Ｅに“Ｈ”レベルのライトネー
ブル信号φ８を入力すれば選択された番地の記憶情報を
外部データ出力端子Ｄ に出力することがＯＵＴ できる。
ここで、第３図に本発明のＲＡＭの動作に関するタイミ
ングチャートを示す。
ングチャートを示す。
第３図の■の時点ではアドレス＝Ｘ番地が選択され、こ
のアドレス：Ｘ番地にメモリブロック選択情報としてデ
ータｄ，が書き込まれている。しｌ たがって、この時点においてはステータスレジスタ２に
は数値データｄ が保持されている。このデータｄ，は
ＯｓＲからそのまま出力されデコーダ１ ３でｉにデコードされてｉ番目のメモリブロックＭＢ
が選択されていることになる。この状態は、次にＸ番
地への書き込みが行われる■の時点まで維持される。そ
して、■の時点では、アドレス＝Ｘ番地にメモリブロッ
ク選択情報としてデータｄ，が書き込まれ、ステータス
レジスタ２にはデＪ ータｄ が取り込まれ保持されている。これによ』 って、これ以後ｊ番目のメモリブロックＭＢ．が１ 選択されることになる。
のアドレス：Ｘ番地にメモリブロック選択情報としてデ
ータｄ，が書き込まれている。しｌ たがって、この時点においてはステータスレジスタ２に
は数値データｄ が保持されている。このデータｄ，は
ＯｓＲからそのまま出力されデコーダ１ ３でｉにデコードされてｉ番目のメモリブロックＭＢ
が選択されていることになる。この状態は、次にＸ番
地への書き込みが行われる■の時点まで維持される。そ
して、■の時点では、アドレス＝Ｘ番地にメモリブロッ
ク選択情報としてデータｄ，が書き込まれ、ステータス
レジスタ２にはデＪ ータｄ が取り込まれ保持されている。これによ』 って、これ以後ｊ番目のメモリブロックＭＢ．が１ 選択されることになる。
上記のように、本発明のＲＡＭでは、メモリブロックの
切り換えに１サイクルを必要とする。
切り換えに１サイクルを必要とする。
したがって、例えば、サイクル毎にメモリブロックの切
り換えを必要とするような場合には、実質的な書き込み
・読み出し動作に２サイクルかかってしまうことになる
。しかし、Ｃ Ｐ Ｕ （ＣｅｎｔｒｇｌＰｒｏｃｃ＋
＋ｉｎｇ Ｕｎｉ ：中央演算処理装置）がメモリへ
のアクセスを行う場合には、連続した番地のアドレスへ
順番にアクセスすることが多いので、頻繁なメモリブロ
ックの切り換えは極めてまれであると考えられる。何故
ならば、メモリにデータを記憶させる場合には、あるま
とまったメモリ領域を確保して記憶動作を行うのが普通
なので連続した番地のアドレスへ順番にアクセスするシ
ーケンシャルなアクセスが行われる確率が高いからであ
り、メモリにプログラムを記憶させる場合には、分岐命
令が無いかぎりＣＰＵはメモリにシーケンシャルにアク
セスするからである。
り換えを必要とするような場合には、実質的な書き込み
・読み出し動作に２サイクルかかってしまうことになる
。しかし、Ｃ Ｐ Ｕ （ＣｅｎｔｒｇｌＰｒｏｃｃ＋
＋ｉｎｇ Ｕｎｉ ：中央演算処理装置）がメモリへ
のアクセスを行う場合には、連続した番地のアドレスへ
順番にアクセスすることが多いので、頻繁なメモリブロ
ックの切り換えは極めてまれであると考えられる。何故
ならば、メモリにデータを記憶させる場合には、あるま
とまったメモリ領域を確保して記憶動作を行うのが普通
なので連続した番地のアドレスへ順番にアクセスするシ
ーケンシャルなアクセスが行われる確率が高いからであ
り、メモリにプログラムを記憶させる場合には、分岐命
令が無いかぎりＣＰＵはメモリにシーケンシャルにアク
セスするからである。
なお、外部データ入力端子ＤＩＮにはｐビットの記憶情
報を並列に入力することができるのが通常である。コン
ピュータにおいては、演算処理等は通常ｐ＝８ビットで
ある。
報を並列に入力することができるのが通常である。コン
ピュータにおいては、演算処理等は通常ｐ＝８ビットで
ある。
以上のことから、メモリブロックの個数がｍ個で、各メ
モリブロックの記憶容量が２ｎビットであるから、全体
ではｍ ｘ ２ ｎ ビットのメモリ空間を有しており
、これは第４図に示す従来例のＲＡＭと同じである。と
ころが、本発明のＲＡＭにおいては、上述したように、
所望のメモリブロックを選択するためのメモリブロック
選択情報は外部データ入力端子ＤＩＮに入力すればよく
、その分のｋ本の外部アドレス入力端子は結果として不
要となる。なお、ＤＩ−データ幅はｐビットであるから
、メモリブロック選択信号は最大ｐビットまで使用する
ことができる。前述したようにコンピュータでは通常ｐ
＝８ビットであるから、この−場合には８本の外部アド
レス入力端子を減少させることができる。
モリブロックの記憶容量が２ｎビットであるから、全体
ではｍ ｘ ２ ｎ ビットのメモリ空間を有しており
、これは第４図に示す従来例のＲＡＭと同じである。と
ころが、本発明のＲＡＭにおいては、上述したように、
所望のメモリブロックを選択するためのメモリブロック
選択情報は外部データ入力端子ＤＩＮに入力すればよく
、その分のｋ本の外部アドレス入力端子は結果として不
要となる。なお、ＤＩ−データ幅はｐビットであるから
、メモリブロック選択信号は最大ｐビットまで使用する
ことができる。前述したようにコンピュータでは通常ｐ
＝８ビットであるから、この−場合には８本の外部アド
レス入力端子を減少させることができる。
以上説明したように、本発明によれば、所望のメモリブ
ロックを選択するメモリブロック選択情報は、外部デー
タ入力端子に入力すればよいため、巨大な記憶容量を有
するＲ Ａ Ｍのアドレスを、従来のＲＡＭよりも大幅
に少ない本数の外部アドレス入力端子で選択できること
となり、ＩＣパッケージの小型化が図れる。そして、そ
の結果としてプリント基板上のメモリ実装効率を高める
ことができるという利点を有している。
ロックを選択するメモリブロック選択情報は、外部デー
タ入力端子に入力すればよいため、巨大な記憶容量を有
するＲ Ａ Ｍのアドレスを、従来のＲＡＭよりも大幅
に少ない本数の外部アドレス入力端子で選択できること
となり、ＩＣパッケージの小型化が図れる。そして、そ
の結果としてプリント基板上のメモリ実装効率を高める
ことができるという利点を有している。
第↓図は本発明のＲＡＭの一実施例を示すブロック構成
図、 第２図は第ｌ図におけるアドレス選択検出器およびステ
ータスレジスタの詳細を示す回路図、第３図は本発明の
ＲＡＭの動作を説明する図、第４図は従来のＲＡＭの例
を示すブロック構成図である。 １・・・アドレス選択検出器 ２・・・ステータスレジスタ ３・・・デコーダ ４・・・書込制御回路 ２０・・・ＡＮＤ回路 ２１・・・インバータ ２２〜２５・・・ＮＡＮＤ回路 ３０・・・デコーダ Ａ・・・外部アドレス入力端子 Ａ・・・ブロックアドレス入力端子 Ａｘ・・・外部アドレス入力端子 Ａｘ・・・ブロックアドレス入力端子 Ａ −Ａ ・・・外部アドレス入力端子Ｏ
ｎ−１ ＢＳ・・・ブロックセレクト入力端子 ＤＩＮ・・・外部データ入力端子 ＤＩＮ・・・ブロックデー夕入力端子 ＤＯＩＪＴ・・・外部データ出カ端子 ＤＯＵＴ・・・プロックデータ出カ端子ＭＢ 〜ＭＢ
・・・メモリブロック１ｍ Ｏｓ１・・ステータスレジスタ出カ ＷＥ・・・外部ライトイネーブル入カ端子ＷＥ・・・ブ
ロックライトイネーブル入カ端子Ｘ・・・アドレス ｄ，Ｓｄｊ・・・データ ｋ１ｐ１ｎ・・・ビット φい・・・アドレス選択情報 φＢ・・・メモリブロック選択情報 φＢ・・・アドレス選択検出信号 φＥ・・・ライトイネーブル信号 φ．・・・書込制御信号
図、 第２図は第ｌ図におけるアドレス選択検出器およびステ
ータスレジスタの詳細を示す回路図、第３図は本発明の
ＲＡＭの動作を説明する図、第４図は従来のＲＡＭの例
を示すブロック構成図である。 １・・・アドレス選択検出器 ２・・・ステータスレジスタ ３・・・デコーダ ４・・・書込制御回路 ２０・・・ＡＮＤ回路 ２１・・・インバータ ２２〜２５・・・ＮＡＮＤ回路 ３０・・・デコーダ Ａ・・・外部アドレス入力端子 Ａ・・・ブロックアドレス入力端子 Ａｘ・・・外部アドレス入力端子 Ａｘ・・・ブロックアドレス入力端子 Ａ −Ａ ・・・外部アドレス入力端子Ｏ
ｎ−１ ＢＳ・・・ブロックセレクト入力端子 ＤＩＮ・・・外部データ入力端子 ＤＩＮ・・・ブロックデー夕入力端子 ＤＯＩＪＴ・・・外部データ出カ端子 ＤＯＵＴ・・・プロックデータ出カ端子ＭＢ 〜ＭＢ
・・・メモリブロック１ｍ Ｏｓ１・・ステータスレジスタ出カ ＷＥ・・・外部ライトイネーブル入カ端子ＷＥ・・・ブ
ロックライトイネーブル入カ端子Ｘ・・・アドレス ｄ，Ｓｄｊ・・・データ ｋ１ｐ１ｎ・・・ビット φい・・・アドレス選択情報 φＢ・・・メモリブロック選択情報 φＢ・・・アドレス選択検出信号 φＥ・・・ライトイネーブル信号 φ．・・・書込制御信号
Claims (1)
- 【特許請求の範囲】 １、それぞれ複数のメモリセルを有して複数に分割され
たメモリブロック（ＭＢ＿１〜ＭＢ＿ｍ）を備えた半導
体記憶装置において、 当該半導体記憶装置でのアドレス選択動作時に、外部デ
ータ入力端子（Ｄ＿Ｉ＿Ｎ）から入力されるメモリブロ
ック選択情報（φ＿Ｂ）に基づいて前記メモリブロック
（ＭＢ＿１〜ＭＢ＿ｍ）のいずれかを選択するメモリブ
ロック選択手段と、 前記選択されたメモリブロック（ＭＢ＿ｉ）内のメモリ
セルのいずれかを外部から入力されるアドレス選択情報
（φ＿Ａ）に基づいて選択するメモリセル選択手段と、 を備えたことを特徴とする半導体記憶装置。 ２、請求項１記載の半導体記憶装置においてメモリブロ
ック選択手段は、アドレス選択情報（φ＿Ａ）からアド
レス選択動作タイミングを検出するアドレス選択検出手
段（１）と、 前記アドレス選択検出手段（１）がアドレス選択動作タ
イミングを検出したときに出力するアドレス選択検出信
号（φ＿Ｃ）に基づいて、前記メモリブロック選択情報
（φ＿Ｂ）を一時的に保持し、かつ、前記選択されたメ
モリブロック（ＭＢ＿ｉ）に出力するメモリブロック選
択情報保持手段（２）と、 を含むことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1233276A JP2788765B2 (ja) | 1989-09-08 | 1989-09-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1233276A JP2788765B2 (ja) | 1989-09-08 | 1989-09-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0397195A true JPH0397195A (ja) | 1991-04-23 |
| JP2788765B2 JP2788765B2 (ja) | 1998-08-20 |
Family
ID=16952555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1233276A Expired - Fee Related JP2788765B2 (ja) | 1989-09-08 | 1989-09-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2788765B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63255899A (ja) * | 1987-04-13 | 1988-10-24 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
-
1989
- 1989-09-08 JP JP1233276A patent/JP2788765B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63255899A (ja) * | 1987-04-13 | 1988-10-24 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2788765B2 (ja) | 1998-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |