JPH0330898B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の分野］ 本発明は、計算機システム中の大量のデータを
圧縮し緩衝（バツフア）するための装置、さらに
具体的に言えば、ハードウエア・データ収集装置
で収集された主記憶アドレスを実時間で受け取
り、アドレス追跡を容易にするため、緩衝された
データをより低速のデータ記憶装置に転送する、
かかる装置に関するものである。

本発明は、比較的高速で作動し、仮想記憶アド
レスなどの大きな主記憶アドレスを利用する、計
算機システムに特に有用である。

［先行技術の説明］ 計算機システムの設計段階および計算機システ
ムの運転開始後に、主記憶アドレスなどのデータ
を収集してそのオペレーシヨンを監視することが
望ましい場合がしばしばある。収集されたデータ
は、計算機システムの設計変更およびチユーニン
グに有用である。最も望ましい構成は、計算機が
正常に作動している間に計算機に対する干渉を最
も少くしてデータを収集するものである。従来、
低速の計算機システムを監視するために、充分な
記憶容量をもつより高速の計算機システムが使用
された。もちろんこのような構成は高価であり、
現場用として特に便利ではなかつた。

もう１つの方法は、求めるデータのサンプルだ
けを収集するものであつた。この方法は、アドレ
ス追跡が必要な場合には適当でなかつた。本発明
は、全ての主記憶アドレスを収集できるようにす
るものである。データ収集を実施するための装置
としては、IBM Technical Disclosure
Bulletin、1977年５月、4625頁に記載されている
型式のものを使用することができる。

［発明の概要］ 本発明の主目的は、仮想記憶システムにおいて
全ての主記憶アドレスを実時間で収集することで
ある。このことにより、大量のデータを受け入れ
記憶するという問題ないし要求が生じる。

この目的は、記憶アドレスを計算機ステムのオ
ペレーシヨンと並行して実時間で圧縮し、圧縮さ
れたアドレスを大容量バツフアにロードすること
によつて達成される。バツフアが一杯になると、
制御装置が計算機システムの中央演算処理装置
（CPU）を停止させ、その後計算機システムの状
態を乱すことなくより低速の記憶装置に内容を転
送することによつてバツフアが空になると、
CPUを再始動させる。

［実施例の説明］ 図面特に第１図には、本発明が、米国特許第
4258417号に記載されている型式の計算機システ
ムのCPU１０に接続したものとして、示してあ
る。圧縮し緩衝すべきデータは、CPU１０から
取り出される。CPU１０からのデータは、この
特定の例では、主記憶アドレス母線２５へ出され
る実主記憶アドレス、線３１および３２へ出され
るバツフア選択ビツトBSOおよびBSI、線３５上
の読取り／書込み制御信号Ｒ／Ｗ、および線４０
上のタスク切替え信号TSが含まれている。

圧衝し緩衝すべき実際のデータは、主記憶装置
５０の実アドレスではなくて仮想アドレスであ
る。しかし、仮想アドレス線はCPU１０の外部
では使用できず、従つてデータ収集論理１００が
CPU１０で行われたアドレス変換プロセスを逆
に実施する。仮想アドレスから実アドレスへの変
換を実施するための機構は、米国特許第4218743
号に記載されている。アドレス変換プロセスを逆
にするための装置は、デイレクトリ・アレイ１２
０（第２図）を含んでいるが、これは上記に引用
した特許第4218743号に記載されているページ・
デイレクトリと同じ機能を果すものである。アド
レス母線２５上の実主記憶アドレスは、線路終端
器、ラツチおよび論理レペル変換器を含む、論理
ブロツク１１０（第２図）に印加される。これら
の装置は、当技術分野で周知のものであるから、
詳細については省略する。実主記憶アドレスの上
位ビツトがアレイ選択レジスタ１１５にセツトさ
れ、デイレクトリ・アレイ１２０へのインデツク
スとして使用される。レジスタ１１５中のインデ
ツクスによつて指定される、デイレクトリ・アレ
イ１２０中の項目は仮想アドレスの上位ビツトを
含んでおり、仮想アドレスの下位ビツトは実主記
憶アドレスから与えられる。

ページ・デイレクトリの内容は、処理の進行に
つれて絶えず更新されているのでデイレクトリ・
アレイ１２０の内容をそれと同期して更新する必
要がある。これは書込み動作の間に書込み記憶位
置がページ・デイレクトリ内にあるかどうがを決
定することによつて実現される。母線２５上の実
主記憶アドレスは、線１２９上の主記憶装置書込
み信号によつて条件付けられるゲート１３０に印
加される。ゲート１３０は、ページ・デイレクト
リの境界を示すレジスタ１６０からの入力をもつ
比較器１５０にアドレスを印加する。データがペ
ージ・デイレクトリに書込み中であることが比較
器１５０によつて決定されると、デイレクトリ・
アレイ１２０へのデータ書込みを制御する書込み
制御装置１７０が、比較器１５０からの信号によ
つて条件付けられて、主記憶データ母線２６上の
データを通過させ、それによつてデイレクトリ・
アレイ１２０の内容が更新される。

この特定の列では、実主記憶アドレスを再変換
することによつて形成される仮想アドレスは、48
ビツト（６バイト）であるが、２つの下位ビツト
は、アドレス追跡を行うのに不必要なので、保管
されない。主記憶装置５０（第１図）中のアドレ
ス指定されるワードは４バイト・ワードであり、
２つの下位ビツトは通常は、ワード内のどのバイ
トがアクセス中であるかを指定するのに使用され
る。この機能は、アドレス追跡を行う際には、不
必要である。しかし、計算機システムを分析する
ために興味ある、保管すべき追加ビツトがある。
これらのビツトには、第３図に示すように、監視
されているアドレスが読取りまたは書込みに使用
されたかどうかを示す１ビツト（Ｒ／Ｗ）、タス
ク切替えがCPU中で起こつたかどうかを示す１
ビツト（TS）、およびCPUによつて主記憶装置
に書込まれ、またはそれから読取られるデータの
CPU中での発生源または宛先を示すための２つ
の選択ビツト（BSO，BSI）が含まれている。記
憶読取りまたは記憶書込みを示すビツトは、線１
３５からくるもので、ブロツク１１０によつてラ
ツチされた読取り書込み線３５の状態を表す、同
様に、データの発生源または宛先を示すビツト
は、それぞれ線１３１および１３２上にあり、そ
れらのビツトの状態はそれぞれ線３１および３２
上のバツフア選択０信号およびバツフア選択１信
号から生じる。これらの選択信号は線３０上のア
ドレス入力ゲート信号の制御の下で、ブロツク１
１０のラツチによつてラツチされる。線１４０上
のタスク切替えビツトTSは、記憶装置作動時の
線４０上のタスク切替え信号の状態を表すもので
ある。

データ収集論理１００は、このようにアドレス
圧縮論理２００に50ビツトのデータ（ビツト０〜
49）をもたらす。アドレス圧縮論理２００の機能
は、第３図のワード１５に含まれる50ビツトのデ
ータから、長さ32ビツトの２つのワード１６およ
び１７を形成することである。圧縮は、後でわか
るように、必ずしもワード１６と１７の両方を記
憶する必要がないために実現される。事実、セグ
メント識別子（SID）を表わすワード１６は複数
のワード１７（オフセツト）に対して同じである
ことが多く、そのような場合はこれら複数のワー
ド１７と１つのワード１とを記憶しておけばよ
い。即ち、多くの例では、データの50ビツトが実
際に32ビツトに圧縮され、それによつてバツフア
中に記憶すべきデータの量が減る。

もちろん、この圧縮は、データを伸張して元の
仮想アドレスを生成する能力を保持していなけれ
ばならない。データ圧縮論理２００の詳細を第５
ａ５図〜第５ｆ図に示す。仮想アドレスの上位ア
ドレス・ビツト即ちビツト０〜31はアドレス圧縮
論理２００の上位アドレス・レジスタ２０２（第
５ａ図）に入力され、下位アドレス・ビツトは読
取り／書込みビツトＲ／Ｗ、選択ビツトBSO，
BSIおよびタスク切替えビツトTSと共に下位ア
ドレス・レジスタ２０４（第５ｃ図）に入力され
る。データ圧縮論理２００の機能は、セグメント
識別子（SID）１６およびオフセツト１７を記憶
しなければならないか否か、あるいはオフセツト
のみを記憶すればよいかどうかを決定することで
ある。オフセツト１７は、下位アドレス・レジス
タ２０４中のビツトならびにオフセツト１７を
SID１６から区別するための２つの上位ビツト０
〜１およびオフセツトの関係するSIDを示すため
の２つの下位ビツトからなる。

この目的のため、アドレス圧縮論理２００は、
レジスタ２１１，２１２，２１３，２１４からな
るＡレジスタ・フアイル２１０（第５ａ図）およ
び、レジスタ２２１，２２２，２２３，２２４か
らなるＢレジスタ・フアイル２２０（第５ｃ図）
を含んでいる。レジスタ・フアイル２１０および
２２０の各レジスタは、解読器２２５に印加され
る、下位アドレス・レジスタ２０４中のバツフア
選択ビツトBSOおよびBSIによつて選択即ちアド
レス指定される。解読器２２５は、２ビツトをそ
れぞれ00，01，10，11の４つのビツト状態に解読
する。レジスタ２０２からの上位アドレスが、比
較器２３１によつて、Ａレジスタ・フアイル２１
０から選択されたレジスタの内容と、また比較器
２３２によつて、Ｂレジスタ・フアイル２２０か
ら選択されたレジスの内容と比較される。上位ア
ドレス・レジスタ２０２の内容がレジスタ・フア
イル２１０および２２０のいずれの内容とも一致
しない場合、その状態がレジスタ・フアイル制御
回路２４０のNOR回路２４１（第５ｂ図）によ
つて検出される。NOR回路２４１の出力は不一
致信号であり、AND回路２４４および２４５に
印加される。

AND回路２４４は、反転器２４３を介して選
択機構２４２の出力によつて条件付けられ、その
出力はAND回路２５，２５５，２５９，２６３
に入力として供給されるＡフアイル書込み信号で
ある。AND回路２４５は、選択機構２４２の出
力から直接条件付けられ、その出力はAND回路
２５３，２５７，２６１，２６３に入力として供
給されるＢフアイル書込み信号である。選択棄構
２４２は、下位アドレス・レジスタ２０４から
BSOおよびBSIビツトを受け取るための入力およ
びラツチ２５２，２５６，２６０，２６４からの
入力をもつ。

ラツチ２５２，２５６，２６０，２６４は、そ
れぞれAND回路２５１と２５３，２５５と２５
７，２５９と２６１，２６３と２６５の出力によ
つてセツトされリセツトされる。AND回路２５
１および２５３は、解読器２２５からの00解読出
力によつて条件付けられ、AND回路２５５およ
び２５７は、解読器２２５からの01解読出力によ
つて条件付けられ、AND回路２５９および２６
１は解読器２２５からの10解読出力によつて条件
付けられ、AND回路２６３および２６５は、解
読器２２５から11解読出力によつて条件付られ
る。この配置により、NOR回路２４１が比較器
２３１および２３２における不一致を検出出した
とき、上位アドレス・レジスタ２０２の内容が、
最後に使用されてからの経過時間が長い方のレジ
スタ・フアイル２１０または２２０にロードされ
る。

AND回路２４４からのＡフアイル書込み信号
およびAND回路２４５からのＢフアイル書込み
信号は、またAND回路３１２および３１３（第
５ｆ図）にも印加される。これらのAND回路３
１２および３１３は不一致信号があり、カウンタ
３０６が特定のカウントに達したときに条件付け
られる。NOR回路２４１からの不一致信号は
AND回路３０８に印加される。AND回路３０８
は、基本的にはデータが上位アドレス・レジスタ
２０２（第５ａ図）にラツチされた後に始めて働
く２ビツト（AB）のカウンタ３０６からの入力
も受け取る。カウンタ３０６は、ＡおよびＢ出力
をもち、ANA回路３０８は、カウントが２のと
き、即ちＡが１でＢが０のときに不一致信号を通
過させる。カウンタ３０６からのＢ出力は、反転
器３０７を介してAND回路３０８に印加される。
かくてAND回路３１２または３１３からのＡフ
アイル書込みパルスまたはＢフアイル書込みパル
スが、それぞれフアイル２１０または２２０のレ
ジスタに印加される。

AND回路３０８の出力は、またOR回路３１０
に印加される。OR回路３１０の出力はシングル
シヨツト・マルチバイブレータ３１１に接続され
ている。OR回路３１０は、またAND回路３０９
からの入力をもつ。シングルシヨツト・マルチバ
イブレータ３１１の出力は、アレイ３２０の書込
み制御WRTを活動化するために使用されるアレ
イ３２０には、データ選択機構２７０（第５ｃ
図）からSID１６またはオフセツト１７が供給さ
れる。データ選択機構２７０は、線３１４上の選
択信号の状態に応じて、上位アドレス・レジスタ
２０２または下位アドレス・レジスタ２０４のど
ちらかのデータを通す。データ選択機構２７０
は、レジスタ２０２および２０４からデータを受
け取る他に、OR回路２４６および２４７（第５
ｂ図）からのビツトも受け取る。これらのビツト
は、それぞれ第３図のオフセツト１７のＡフアイ
ルおよびＢフアイル・ビツト（ビツト３０および
３１）である。これらのビツトの状態は、OR回
路２４６および２４７に入力される信号の状態に
依存する。OR回路２４６は、比較器２３１から
の入力およびAND回路２４４からの入力をもつ。
OR回路２４７は、比較器２３２からの入力およ
びAND回路２４５からの入力をもつ。、、。 ４
（第５ｆ図）上に選択信号は、AND回路３０２の
出力によつて付勢される２２０ナノ秒のシングル
シヨツト・マルチバイブレータ３０３からくる。
AND回路３０２は、100ナノ秒のクロツク入力と
ラツチ３０１からの入力をもつ。AND回路３０
２の出力はまたAND回路３０５にも印加される。
AND回路３０５の出力はカウンタ３０６のクロ
ツク端子Ｃに接続されている。カウンタ３０６の
リセツト端子Ｒは、反転器３０４を介して、ラツ
チ３０１の出力端子Ｑに接続されている。かくし
て、SID１６は不一致のためにレジスタ・フアイ
ル２１０または２２０に書き込まれる他に、アレ
イ３２０にも書込まれる。

伸長の目的でオフセツト１７をSID１６から区
別するための、オフセツト１７中の２つの上位ビ
ツトは、データ選択機構２７０で設定される。オ
フセツト１７の最上位ビツト０は、論理０を表す
電位に結ばれ、次の上位ビツト１は論理１を表す
電位に結ばれている。オフセツト１７のＡおよび
Ｂビツトは、前述のようにOR回路２４６および
２４７によつてデータ選択機構２７０に供給され
る。第６図に示すように、データ選択機構２７０
は、AQD回路２７１によつて代表される32個の
AQD回路でSID回路１６の選択を制御する。こ
れらのAND路は線３１４上の選択信号の１状態
によつて条件付けられる。オフセツト１７の選択
はAND回路２７２によつて代表される別の３個
のAND回路によつて制御される。これらのAND
回路は反転器２７４を介して線３１４上の選択信
号の０状態によつて条件付けられる。32組の
AND回路２７１および２７２の瞬力は、OR回路
２７３によつて代表される32個のOR回路にそれ
ぞれ供給される。

第５ｆ図に房つて、アレイ３２０は、SID１６
およびオフセツト１７を一時記憶する。即ち第１
図のバツフア500に送るべき圧縮済みのデータを
含なデイる。アレイ３２０は、通常AND回路２
９１からのチツプ選択信号CSが０状態のときに
読み取られ、シングルシヨツト・マルチバイブレ
ータ３１１からの書込みパルスがあるときにだけ
書込まれる。アレイ３２０をアドレス指定する２
つのレジスタ２８０および２８１（第５ｅ図）が
ある。これらのレジスタは電源オン・リセツト
PORによりリセツトされる。レジスタ２８１は
入力アドレス・レジスタであり、レジスタ２８０
は出力アドレス・レジスタである。レジスタ２８
０および２８１の値は比較器２８６に印加され
る。この比較器２８６は値が高いか低いかまたは
等しいかを決定し、すぐ後でわかるように、この
決定がアレイ３２０のあふれ状態を検出するのに
使用される。レジスタ２８０および２８１からの
アドレスは、またアドレスの１つを選択してそれ
をアレイ３２０に印加するアドレス選択機構２８
７に印加される。アドレス選択機構２８７は、ラ
ツチ３０１（第５ｆ図）がセツトされているとレ
ジスタ２８１からのアドレスを選択し、ラツチ３
０１がリセツトされていルとレジスタ２８０のア
ドレスを選択する。

ラツチ３０１は、AND回路２９９の出力によ
つてセツトされ、カウンタ３０６のＢ出力を反転
する反転器３０からの信号に正遷移が生じたと
き、即ち、カウンタ３０６のＢ出力が１状態から
０状態に切替わつたときにリセツトされる。
AND回路２９９は、ラツチ２８９のリセツト出
力によつて条件付けられ、線１４１を介してデー
タ収集論理１００のブロツク１１０からデータ有
効ストローブを受け取る。

ラツチ２８９は、アレイ３２０のあふれ状態を
検出するためのあふれ検出ラツチである。あふれ
状態が起こらない限り、アレイ３２０は連続的に
読取りおよび書込みが行われる。またすぐ後でわ
かるようにアレイ３２０の読取り間の間隔は600
ナノ秒に固定されているが、アレイ３２０への書
込みは非同期的に行われる。

あふれ状態を検出し、さらにアレイ３２０のア
ドレスを循環できるようにするため、入力アドレ
ス・レジスタ２８１の出力がAND回路２８３に
印加され、その出力がラツチ２８４のセツト入力
端子Ｓに接続されている。ラツチ２８４は、入力
アドレス・レジスタ２８１の付加ビツトのように
機能する。ラツチ２８４のリセツ入力端子Ｒは、
AND回路２８２の出力に接続される。AND回路
２８２は出力アドレス・レジスタ２８０の出力を
受け取る。この配置によつて、あふれ状態を生じ
ることなくアレイ３２０の入力アドレスを循環さ
せることができる。

ラツチ２８４のセツト出力はAND回路２８５
に印加され、そのリセツト出力は比較器２８６の
カスケード入力に印加される。比較器２８６は、
レジスタ２８１および２８０からの入力アドレス
と出力アドレスが等しいかどうかを決定する機能
をもつ。この機能は、ラツチ２８４の状態によつ
て影響を受ける。入力アドレスと出力アドレスが
等しく、ラツチ２８４がリセツトされている場合
には、比較器２８６の一致出力（＝）が１となつ
て、アレイ３２０中のデータが全て、バツフア
500に記憶されたことを示す。入力アドレスと出
力アドレスが等しく、ラツチ２８４がセツトされ
ている場合は、比較器２８６の一致出力は０とな
り、それに代つて２つの不等出力（＜および＞）
が１となつてAND回路２８５を条件付け、あふ
れ状態を示すためにラツチ２８９をセツトする。
あふれ状態が生じると、アレイ３２０へのデータ
書込みを阻止する必要がある。

アレイ３２０から読み取られたデータは、バツ
フア500がストローブされている場合にのみ、バ
ツフア500に入力される。従つて、線３１５（第
５ｆ図）上のストローブ信号を制御することが必
要である。この例では、バツフア500は、ストロ
ーブ間に600ナノ秒の期間がなければならないよ
うな書込みサイクル時間をもつ。ストローブ・パ
ルスは、AND回路２９４の出力を受け取るシン
グルシヨツト・マルチバイブレータ２９７からく
る。AND回路２９４は、線３１６上に100ナノ秒
のクロツク信号が発生されているときに、OR回
路２９２、反転器２９３およびラツチ２９８の出
力によつて条件付けられる。OR回路２９２は、
反転器２８８（第５ｅ図）およびラツチ２８９
（第５ｆ図）からの入力をもつ。かくして、あふ
れがある場合、即ちラツチ２８９がセツトされて
いる場合、あるいは入力アドレスと出力アドレス
が等しくない場合には、OR回路２９２は信号を
AND回路２９４に通す。

反転器２９３は、ラツチ３０１がリセツトされ
ているとき、AND回路２９４を条件付けるため
の信号を発生する。ラツチ３０１は、データがア
レイ３２０に書込み中でないとき、リセツトされ
る。ラツチ２９８の出力は、AND回路２９４を
制御して、ストローブ間に600ナノ秒の期間を維
持するためのものである。線３１６上の100ナノ
秒のクロツクは、また３ビツトの２進カウンタ２
９５に送られ、そこで２および４の重みをもつた
出力ビツトがAND回路２９６に印加される。
AND回路２９６の出力は、ラツチ２９８のリセ
ツト入力端子Ｒに印加される。ラツチ２９８は、
シングルシヨツト・マルチバイブレータ２９７か
らのストローブ・パルスによつてセツトされる。
この配置によつて600ナノ秒が経過した後、ラツ
チ２９８がリセツトされ、それによつてカウンタ
２９５もリセツトされる。それに加えて、AND
回路２９４に対する他の全ての入力条件が満され
た場合、パルスがシングルシヨツト・マルチバイ
ブレータに印加され、ストローブ信号が線３１５
に発生される。

あふれ状態が存在する場合、即ちラツチ２８９
がセツトされると、ラツチ２８９のリセツト出力
を受け取るAND回路２９９は、もはや条件付け
られず、こうしてラツチ３０１は線１４１上のデ
ータ有効ストローブ信号でセツトされることはな
く、従つて３２０への書込みは行われない。しか
しながら、あふれ状態が存在したとしても、アれ
イ３２０からの読取りは可能である。ラツチ２８
９がセツトされていなければ、そのリセツト出力
は４ビツトにカウンタ２９０をリセツトされた状
態に保持する。

従つて、あふれが存在するとき、カウンタ２９
０は条件付けられる。カウンタ２９０は、線３１
５上のストローブ信号によつて増分される。この
配置によつて、データがアレイ３２０から読み取
られ、この例ではアレイ３２０は15回の読取りで
空になる。AND回路２９１は、カウンタ２９０
の値が15に達したときに条件付けられて、アレイ
３２０へのチツプ選択信号を１状態にする。アレ
イ３２０は３状態出力をもつており、チツプ選択
信号CSが１状態のとき、アレイ３２０の出力は
高インピーダンス状態にあり、それによつて終端
低抗器３２６が母線３２５の出力を全て１状態に
する。線３１５上にはデータ・ストローブ信号が
依然として発生されているから、その結果全て１
のデータがバツフア500に書込まれる。このデー
タは、あふれ状態が存在したことを示す。バツフ
ア500からのデータを分析する際、この情報が使
用される。

以上のように、あふれ状態になると、アレイ３
２０中にあるデータが読み取られ、読取りが完了
するとすぐに、ラツチ２８９がリセツトされ、そ
れによりカウンタ２９０もリセツトされるので、
AND回路２９１はもはや条件付けられない。従
つてチツプ選択信号CSが０状態になり、アレイ
３２０へのデータの書込みおよびそこからのデー
タの読取りができるようになる。もちろん、読取
りはラツチ３０１の状態に依存している。ラツチ
３０１はあふれラツチ２８９がリセツトされると
すぐにAND回路２９９を介してデータ有効スト
ローブ信号によりセツトされる。

アレイ３２０から取り出された圧縮データは、
バツフア制御論理４００（第７ａ図および第７ｂ
図）の制御下でバツフア５００に入力される。圧
縮データは、ストローブ信号が線３１５上に発生
されているとき、データ入力バツフア４７６（第
７ｂ図）に入力される。次にこのデータは、バツ
フア５００においてバツフア・アドレス機構４５
０（第７ａ図）からのアドレスによつて選択され
た記憶位置に書込まれる。バツフア・アドレス機
構４５０は、入力アドレス・レジスタ４５１と出
力アドレス・レジスタ４５２を含んでいる。線３
１５上のストローブ信号がデータ入力バツフア４
７６に印加されると、その中のラツチがセツトさ
れ、それによつてデータ・レデイ信号が線４１６
を介して制御状態シーケンサ４１０に印加され
る。

制御状態シーケンサ４１０は、ラツチおよび後
で説明する信号をもたらすための組合せ論理から
なり、第８図に示した順序で作動する。制御状態
シーケンサ４１０は、データ・レデイ信号に応答
して、データ入力バツフア４７６への線４１８上
にラツチ２信号を出す。データ入力バツフア４７
６は２つの内部バツフアをもち、ラツチ２信号に
よつてデータが第１バツフアから第２バツフアに
転送される。従つて、入力された圧縮データの第
１ワードがバツフア５００に転送される前に、圧
縮データの第２ワードがデータ入力バツフア４７
６に入力できるようになつている。

次にシーケンサ４１０は、入力アドレス・レジ
スタ４５１への線４１１上に増分信号を出す。入
力アドレス・レジスタ４５１はどのような状態に
あつてもよく、増分信号の立上りでラツチし、立
下りで増分される。入力アドレス・レジスタ４５
１は最初にシーケンサ４１０によつてリセツトさ
れており、初めて増分信号が発生されたとき、そ
の立上りで全て０のアドレスが使用可能になり、
続いてレジスタ４５１が増分される。従つて、次
の増分信号が発生されるとすぐに次のアドレスを
使用することができる。この配置は、高速化を目
的としたものである。

入力アドレス・レジスタ４５１にあるアドレス
は、Ｒ／Ｗラツチ４１５から信号を受取るアドレ
ス選択機構４５５によつて選択される。Ｒ／Ｗラ
ツチ４１５は制御状態シーケンサ４１０から線４
２８を介して送られてくる書込みオン信号により
セツトされる。Ｒ／Ｗラツチ４１５からの信号は
バツフア５００にも印加されて、バツフア５００
を書込み状態にする。アドレス選択機構４５５で
選択されたアドレスは、アドレス母線ドライバ４
５６へ供給される。シーケンサ４１０は次に線４
１７へデータ・ゲート信号を出力し、データ入力
バツフア４７６にあつたデータを両方向母線４８
０へゲートさせると共に、線４２０へアドレス・
ストローブ信号を出力し、選択されたアドレスを
バツフア５００へ通過させる。バツフア５００は
自身のクロツクをもつており、データの書込みが
終ると、線５１０へ終了信号を出力する。この結
果、終了ラツチ５１１がセツトされて、シーケン
サ４１０へ向かう終了線４１９を１状態にする。
シーケンサ４１０はこれに応答して線４２０上の
アドレス・ストローブ信号をターンオフする。更
にシーケンサ４１０は線４１７上のデータ・ゲー
ト信号をターンオフすると共に、線４２１へリセ
ツト信号を出力して終了ラツチ５１１をリセツト
し、次のデータ書込み動作に備える。

バツフア５００中へのデータ書込みは６００ナ
ノ秒間隔で続き、入力アドレス・レジスタ４５１
中のアドレスがこの例では「限界１」と呼ぶ予め
定めた限界に達すると、即ちバツフア５００が入
力アドレス・レジスタ４５１中のアドレスによつ
て決定された充満度に接近しつつあるとき、限界
１信号が線４２２を経てシーケンサ４１０に送ら
れる。シーケンサ４１０は、限界１信号に応答し
て、線４４１へCPU停止信号を出力し、更にシ
ーケンサ４１０中の遅延タイマ（図示せず）がセ
ツトされて、バツフア５００のアクセスが書込み
から読取りに切替えられる前に、CPU１０内の
オペレーシヨンが完了できるようにする。バツフ
ア５００へのデータ書込みは、第２限界に達する
まで、あるいは遅延が時間切れになるまで続く。
通常は遅延タイマは、限界２に達する前に終了す
るが、ともかくも限界２はバツフア５００の容量
限界直前でセツトされ、あふれを起こさないよう
になつている。このの配置は、例えば64Kバイト
のデータを転送する指令がCPU１０で丁度出さ
れたときという最悪ケースにも対処できる。

シーケンサ４１０は、線４２３上の限界２信号
または遅延タイマの時間切れに応答して、書込み
から読取りへのモード切替えを行い、入力アドレ
ス・レジスタ４５１を増分したのと同じやり方で
出力アドレス・レジスタ４５２を増分する。次に
シーケンサ４１０は、線４２９に書込みオフ信号
を出して、ラツチ４１５をリセツトする。ラツチ
４１５のリセツトにより、アドレス選択機構４５
５は出力アドレス・レジスタ４５２からのアドレ
スを選択し、バツフア５００は読取りモードに置
かれる。

次にシーケンサ４１０は線４２０にアドレス・
ストローブ信号を出し、それによつて出力アドレ
ス・レジスタ４５２からのアドレスが、アドレス
母線ドライバ４５６およびアドレス母線４５７を
介してバツフア５００に転送される。アドレス指
定されたデータは、バツフア５００から両方向母
線４８０を経てデータ出力バツフア４７７に読み
取られる。バツフア５００は、読取りが終ると線
５１０に終了信号を出して、ラツチ５１１をセツ
トする。シーケンサ４１０は終了信号に応答し
て、データ出力バツフア４７７への線４２６にデ
ータ・ラツチ信号を発生し、その中のデータをラ
ツチさせる。シーケンサ４１０は、また線４２１
上のリセツト信号で終了ラツチ５１１をリセツト
する。シーケンサ４１０は、線４２０上のアドレ
ス・ストローブ信号をターンオフする。次に、レ
ジスタ４５２中の出力アドレスがレジスタ４５１
中の入力アドレスよりも大きくないことが比較器
４５３で検出されると、シーケンサ４１０は線４
２７を介して出力開始信号を出力データ・マルチ
プレクサ４８５に送る。比較器４５３は、線４３
０上に、比較の結果すなわち出力アドレスが入力
アドレスよりも大きいか否かを示す信号を出す。
入力（書込み）から出力（読取り）へのモード切
替えが行われているため、レジスタ４５１中の入
力アドレスは変更されていない。出力データ・マ
ルチプレクサ４８５は自身のクロツクをもち、シ
ーケンサ４１０への線４３５上に使用中信号を出
すことができる。線４３５上の使用中信号は、バ
ツフア５００から読み取られたデータが、磁気テ
ープ装置などの収集装置に転送されるまで、シー
ケンサ４１０による出力アドレス・レジスタ４５
２の増分を抑える。この例では、データ出力バツ
フア４７７中のデータが所定単位ごとに収集装置
に転送されるので、出力データ・マルチプレクサ
４８５が使用される。収集装置がバツフア５００
から読み取られたデータのワード全体を受け取る
ことができる場合には、出力データ・マルチプレ
クサ４８５を使用しなくてもよい。

シーケンサ４１０は、線４３５上の使用中信号
がターンオフするのに応答して、線４３３上に読
取りアドレス増分信号を出して、出力アドレス・
レジスタ４５２を増分させ、上述のサイクルが繰
り返される。バツフア５００からのデータ読取り
は、出力アドレス・レジスタ４５２中のアドレス
が入力アドレス・レジスタ４５１中のアドレスよ
りも大きくなるまで続く。そうなると、シーケン
サ４１０は線４４２にCPU再始動信号を出し、
モードが読取りモードから書込みモードに切替え
られ、線４３１上のアドレス・リセツト信号がレ
ジスタ４５１および４５２に印加される。次に、
CPU１０がそのオペレーシヨンを開始した後、
データをバツフア５００に書き込むことができ
る。

線４４１上のCPU停止信号は、CPU始動／停
止制御回路５５０のラツチ５５１（第９図）のセ
ツト入力に印加される。CPU１０は、始動およ
び停止のための操作卓スイツチ１をもち、それが
システム・ロード押しボタンと共同でCPUの始
動および停止を制御する。セツトされたラツチ５
５１の出力を受け取つたドライバ５５２はスイツ
チ１の出力を停止値に変える。

CPU停止信号は、またOR回路５５３を介して
シングルシヨツト・マルチバイブレータ５５４に
も印加される。この例では、シングルシヨツト・
マルチバイブレータ５５４は持続時間が約50マイ
クロ秒であり、その出力がドライバ５５５に印加
され、それからの出力がシステム・ロード押しボ
タンに印加され、それによつて、システム・ロー
ド押しボタンが、実際には押されていなくても、
充分な時間押されたままの状態を表わす信号が発
生され、それによつてスイツチ１からの信号で
CPUが停止する。

線４４２上のCPU再始動信号は、ラツチ５５
１をリセツトし、その結果スイツチ１の値が
CPU１０を始動するための値に変えられる。
CPU再始動信号は、またOR回路５５３を介して
シングルシヨツト・マルチバイブレータ５５４に
印加され、ドライバ５５５が再度活動化されて、
システム・ロード押しボタンを必要な時間作動さ
せ、それによつてCPU１０が再始動する。

以上の説明からわかるように、本発明は、高速
ハードウエア監視環境中で収集された大量のデー
タを圧縮および緩衝し、このデータを磁気テープ
などの低速記憶装置に転送するための装置をもた
らす、バツフアが一杯のときCPUが停止され、
次にバツフアが低速記憶装置への転送により空に
され、CPUはそれが停止したのと厳密に同じと
ころから再始動される。

【図面の簡単な説明】

第１図は、本発明の実施例を示すブロツク図で
ある。第２図は、第１図のデータ収集論理１００
の細部を示すブロツク図である。第３図は、デー
タ収集論理１００からのデータの書式、およびア
ドレス圧縮論理２００からの出力データの書式を
示す図である。第４図は第５ａ図乃至第５ｆ図の
つながりを示す図である。第５ａ図乃至第５ｆ図
は、アドレス圧縮論理２００の細部を示す回路図
である。第６図は、データ選択機構２７０の一部
の回路を示す回路図である。第７ａ図および第７
ｂ図は、バツフア制御論理４００の構成を示すブ
ロツク図である。第８図は、バツフア制御論理４
００の動作を示す流れ図である。第９図は、
CPU始動／停止制御回路５５０を示す回路図で
ある。

Claims (1)

1. 【特許請求の範囲】 １ CPUからの実アドレスを、セグメント識別
   子およびオフセツトを含む仮想アドレスに変換す
   るアドレス変換手段と、 前記オフセツトを前記セグメント識別子から区
   別するためのビツトおよび前記オフセツトを特定
   のセグメント識別子と関連づけるためのビツトを
   前記オフセツトに付加するビツト付加手段、前記
   セグメント識別子が前にも使用されたかどうかを
   調べる検査手段、ならびに前記アドレス変換手段
   から供給されるすべてのオフセツトを前記ビツト
   付加手段によつて付加されたビツトと共に一時記
   憶し、前記検査手段で前に使用されていないと判
   断されたセグメント識別子だけを一時記憶する一
   時記憶手段、を含むデータ圧縮手段と、 前記一時記憶手段に一時記憶されているセグメ
   ント識別子およびオフセツトを読取つて記憶する
   緩衝手段と、 前記緩衝手段の充満度を監視し、前記緩衝手段
   が予め定められた充満度レベルに達すると前記
   CPUを停止させ、前記緩衝手段の内容を外部へ
   読出した後前記CPUを再始動させる制御手段と、
   を具備するデータの圧縮および緩衝用装置。