JP3207890B2 - 波形記憶装置のメモリアクセス方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、被測定入力信号のデ
ィジタル変換データをメモリに記憶し、この記憶したデ
ータをプリンタ等に出力してその被測定入力信号の波形
を記録可とする波形記憶装置（メモリレコーダ）に用い
られ、そのディジタル変換データの取り込みの高速化を
図るようにした波形記憶装置のメモリアクセス方法に関
するものである。

【０００２】

【従来例】従来、この種の波形記憶装置は、例えば図３
に示す構成をしており、被測定入力信号をディジタルに
変換するＡ／Ｄコンバータ部１と、このディジタル変換
データを記憶するメモリ（例えばＲＡＭ）２と、そのデ
ィジタル変換データの取り込みを制御するストレージコ
ントローラ３と、そのメモリ２の記憶データを読みだ
し、プリンタ等に出力して上記被測定入力信号の波形を
記録制御するためのＣＰＵ（マイクロプロセッサ）４と
を備えている。

【０００３】また、この波形記憶装置は、上記メモリ２
のアドレスバスおよび制御信号（チップセレクト（ＣＳ
信号）等）のラインをストレージコントローラ３あるい
はＣＰＵ４側に切り替えるアドレスセレクタ部５と、上
記メモリ２のデータバスをＡ／Ｄコンバータ部１あるい
はＣＰＵ４側に切り替えるデータセレクタ部６とを備え
ている。

【０００４】上記構成の波形記憶装置の動作を図４のタ
イムチャート図を参照して詳しく説明すると、まず被測
定入力信号のディジタル変換データを一定間隔毎に取り
込むものとする。

【０００５】すると、上記ストレージコントローラ３か
らは上記一定間隔毎にセレクト信号が出力され（同図
（ｂ）に示す）、同セレクト信号により上記アドレスセ
レクタ部５およびデータセレクタ部６が作動される。

【０００６】上記セレクト信号の“Ｈ”レベルにより、
上記メモリ２のアドレスバス（制御信号を含み）がスト
レージコントローラ３側に切り替えられ、そのメモリ２
のデータバスがＡ／Ｄコンバータ部１側に切り替えられ
る。

【０００７】また、同図（ｃ）に示すように、上記スト
レージコントローラ３からは上記セレクタ信号に先立っ
て割込み信号が出力され、同割込み信号により上記ＣＰ
Ｕ４に割込みがかけられる。

【０００８】しかる後のセレクタ信号の“Ｈ”レベルに
より、上記したようにアドレスバスおよびデータバスの
切り替えが行われ、上記ストレージコントローラ３によ
るメモリ２のアクセス動作が可能となり、上記被測定入
力信号のディジタル変換データの取り込みが可能とな
る。

【０００９】そして、上記セレクト信号が“Ｌ”レベル
となると、つまり上記被測定入力信号のディジタル変換
データの取り込みが終了すると、上記アドレスセレクタ
部５およびデータセレクタ部６が作動され、上記メモリ
２のアドレスバスおよびデータバスが切り替えられ、上
記ＣＰＵ４によるメモリアクセス動作が可能となる。

【００１０】この場合、上記ＣＰＵ４による割込み処理
時間を上記セレクト信号の“Ｈ”レベルの期間とすれば
よく、また上記データの取り込み中にあっても、同割込
み処理によりＣＰＵ４に他の実行を行なわせることがで
きる。

【００１１】このように、上記一定期間毎に出力するセ
レクト信号の“Ｈ”レベルにより、ストレージコントロ
ーラ３によるメモリアクセス動作が可能となり、またそ
のセレクト信号の“Ｌ”レベルにより、ＣＰＵ４による
メモリアクセス動作が可能となることから、被測定入力
信号のディジタル変換データを一定間隔で取り込むこと
ができ、これら取り込んだディジタル変換データ（メモ
リ２の記憶データ）をプリンタ等に出力し、上記被測定
入力信号の波形を記録することができる。

【００１２】また、上記メモリ２の書き込み、読み出し
動作の際、そのメモリアクセスに混乱が生ずることもな
く、上記被測定入力信号の波形を正確に記録することが
できる。

【００１３】

【発明が解決しようする課題】しかしながら、上記波形
記憶装置のメモリアクセス方法にあっては、上記メモリ
２のアドレスバス（制御信号を含み）およびデータバス
の切り替えに割込み処理を利用しているために、上記デ
ィジタル変換データの取り込み時間を短くすることが困
難であり、上記ディジタル変換データの取り込み間隔、
つまりサンプリングの高速化を図ることができないとい
う問題点があった。

【００１４】すなわち、上記ＣＰＵ４における割込みの
受付けまでに時間がかかり、かつ同割込み処理に時間が
かかり、またディジタル変換データを一定間隔毎に確実
に取り込むためには、上記割込みがＣＰＵ４に確実に受
付けられるように、上記割込み信号をセレクト信号に先
立ち、かつ少なくとも同ＣＰＵ４の種々命令の実行時間
の最大値に相当する時間前に出力し、実際に図４（ｃ）
に示す割込み信号をもっと前とし、上記命令実行の最大
時間と上記割込み受付けまでの時間等とを加味する必要
があり、これらにより割込み信号からセレクト信号まで
の時間が長くなり、この結果アドレスバスおよびデータ
バスの切り替え処理に時間がかかってしまうからであ
る。

【００１５】さらには、上記ＣＰＵ４の割込み端子（Ｉ
ＮＴ端子）が少ない場合、上記メモリアクセス動作のた
めにその割込み端子の１本を使用すると、当該波形記憶
装置のシステム構成がどうしても複雑になってしまうこ
とが多い。

【００１６】この発明は上記課題に鑑みなされたもので
あり、その目的は被測定入力信号のディジタル変換デー
タの取り込みに際し、メモリのアドレスバスおよびデー
タバスの切り替えに必要な時間を短くし、ストレージコ
ントローラによるそのディジタル変換データの取り込み
の高速化を図ることができ、かつ当該装置のシステム構
成を容易にできる波形記憶装置のメモリアクセス方法を
提供することにある。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、この発明のメモリアクセス方法が適用される図１に
示す波形記憶装置は、被測定入力信号のディジタル変換
データをメモリ２に記憶する際、同メモリ２のアドレス
バス（制御信号）を含み）およびデータバスを切り替
え、メモリアクセスを可能とするため一定間隔毎にセレ
クト信号を出力し、かつ同セレクト信号に先立って少な
くともＣＰＵ４によるメモリアクセスの１動作に相当す
る時間（ｔ）前にアクセス許可信号を出力するストレー
ジコントローラ１０と、このアクセス許可信号とＣＰＵ
４からの制御信号（チップセレクト信号等）との負論理
アンド（ＡＮＤ）をとる第１のゲート回路１１と、この
第１のゲート回路１１の出力信号により一定幅のパルス
信号を発生するＯＳＭ（ワンショットマルチバイブレー
タ）部１２と、このＯＳＭ部１２からのパルス信号と上
記制御信号との負論理アンド（ＡＮＤ）をとり、上記Ｃ
ＰＵ４のデータアクノリッジ信号を出力する第２のゲー
ト回路１３とを備えている。

【００１８】そして、上記アクセス許可信号が“Ｈ”レ
ベルの期間中に、上記ＣＰＵ４によるメモリアクセス動
作が行われ、つまりＣＰＵ４からの制御信号（チップセ
レクト信号）が“Ｌ”レベルになったときには、上記第
２のゲート回路１３からデータアクノリッジ信号を出力
せずに、同ＣＰＵ４を待機状態とし、上記ストレージコ
ントローラ１０によるメモリアクセス動作を可能とし、
そのアクセス動作終了後にデータアクノリッジ信号を出
力して同ＣＰＵ４により現メモリアクセスを終了させる
ようにしており、上記アクセス許可信号が“Ｌ”レベル
の期間中に、上記ＣＰＵ４によるメモリアクセス動作が
行われたときには、上記第２のゲート回路１３からデー
タアクノリッジ信号を出力し、同ＣＰＵ４によるメモリ
アクセスを終了させることにより、高速なメモリのアド
レスバスおよびデータバスの切り替え動作を可能とした
ことを要旨とする。

【００１９】

【作用】上記方法としたので、上記ストレージコントロ
ーラ１０の動作とＣＰＵ４の動作が非同期であっても、
ＣＰＵ４によるメモリアクセス時の処理時間を最小する
ことができ、その結果被測定入力信号のディジタル変換
データの取り込みの高速化を図ることができる。

【００２０】

【実施例】以下、この発明の実施例を図１および図２に
基づいて説明する。なお、図中、図３と同一部分には同
一符号を付し重複説明を省略する。

【００２１】図１において、この波形記憶装置は、図３
に示すストレージコントローラ３の機能の他に、ＣＰＵ
４の割込み信号に代えてアクセス許可信号を出力し、か
つ同アクセス許可信号の“Ｈ”レベルとなるタイミング
を一定間隔毎のセレクト信号に先立ち、かつ少なくとも
ＣＰＵ４によるメモリアクセスの１動作に相当する時間
（ｔ）前とするストレージコントローラ１０と、上記ア
クセス許可信号とＣＰＵ４からの制御信号（チップセレ
クト信号（反転ＣＳ信号）等）との負論理アンド（ＡＮ
Ｄ）をとる第１のゲート回路１１と、この第１のゲート
回路１１の出力信号（“Ｈ”から“Ｌ”レベルとなるタ
イミング）で一定幅（例えば制御信号の幅より広い）の
パルス信号を出力するワンショットマルチバイブレータ
（ＯＳＭ）部１２と、このＯＳＭ部１２の出力信号と上
記ＣＰＵ４からの制御信号との負論理アンド（ＡＮＤ）
をとる第２のゲート回路１３とを備えている。

【００２２】なお、上記ＣＰＵ４の動作とストレージコ
ントローラ１０の動作とは非同期でであるが、同期が合
っていてもよい。また、上記ＣＰＵ４として、例えば６
８系のマイクロプロセッサを用いている場合には上記第
２のゲート回路１３の出力信号がデータアクノリッジ信
号（反転ＤＴＡＣＫ信号；データ転送を終了させる信
号）として同マイクロプロセッサのデータアクノリッジ
端子に入力される。

【００２３】ここで、上記構成の波形記憶装置に適用さ
れるメモリアクセス方法の作用を図２のタイムチャート
図を参照して説明すると、まずストレージコントローラ
１０からは従来同様にメモリ２のアドレスバス（制御信
号を含み）およびデータバスを切り替えるためのセレク
ト信号が一定間隔毎に出力されるが（同図（ｂ）に示
す）、同セレクト信号に先立って、所定時間（ｔ）前に
アクセス許可信号が出力されている（同図（ｃ）に示
す）。

【００２４】図の矢印ａに示すように、上記アクセス許
可信号が“Ｌ”レベルの期間中に、ＣＰＵ４によるメモ
リアクセス動作が開始し、つまり同ＣＰＵ４からの制御
信号がそのアクセス許可信号の“Ｈ”レベル前に、
“Ｌ”レベルになっているものとする（同図（ｃ）およ
び（ｄ）に示す）。

【００２５】この場合、上記ＣＰＵ４からの制御信号が
“Ｌ”レベルになったとき、上記アクセス許可信号がま
だ“Ｌ”レベルであることから、第１のゲート回路１１
の出力が“Ｌ”レベルになり、この“Ｌ”レベルのタイ
ミングでＯＳＭ部１２からは一定幅の負のパルス信号が
出力される（同図（ｅ）に示す）。

【００２６】上記負のパルス信号と上記ＣＰＵ４からの
制御信号とにより、第２のゲート回路１３の出力が
“Ｌ”レベルになり、この“Ｌ”レベルの信号がＣＰＵ
４のデータアクノリッジ信号にされる（同図（ｆ）に示
す）。

【００２７】すると、上記ＣＰＵ４においては、メモリ
アクセス動作の所定ステート（例えばＳ４ステート）で
上記“Ｌ”レベルの信号をサンプリングすることから、
上記メモリ２のアクセス動作が可能となり、上記メモリ
２の記憶データを確実に読み出すことができ、例えばプ
リンタ等に出力して上記被測定入力信号の波形を記録す
ることが可能となる。

【００２８】また、同図の矢印ｂに示すように、上記ア
クセス許可信号が“Ｈ”レベルの期間中に、ＣＰＵ４に
よるメモリアクセス動作が開始し、つまり上記アクセス
許可信号が“Ｈ”レベルになった後に、同ＣＰＵ４から
制御信号が“Ｌ”レベルになっているものとする（同図
（ｄ）に示す）。

【００２９】この場合、上記アクセス許可信号およびＣ
ＰＵ４からの制御信号がともに“Ｌ”レベルにならない
ことから、上記第１のゲート回路１１の出力は“Ｈ”レ
ベルのままであり、上記ＯＳＭ部１２からは一定幅のパ
ルス信号が出力されない（同図（ｅ）に示す）。

【００３０】つまり、上記第２のゲート回路１３の出力
（データアクノリッジ信号）が“Ｈ”のままでとなり
（同図（ｆ）に示す）、例えば上記アクセス許可信号の
出力後に、上記ＣＰＵ４においてメモリアクセス動作に
入ったとしても、同メモリアクセス動作の所定ステート
（例えばＳ４ステート）でその“Ｈ”レベルをサンプリ
ングすることから、直ぐに待機動作に入ることになる。

【００３１】したがって、上記所定時間（ｔ）経過後の
セレクト信号によって、上記メモリ２のアドレスバスが
ストレージコントローラ１０側に切り替えられ、そのデ
ータバスがＡ／Ｄコンバータ部１側に切り替えられるこ
とから、同ストレージコントローラ１０によるメモリ２
のアクセス動作が可能になり、上記被測定入力信号のデ
ィジタル変換データを確実に取り込むことができる。

【００３２】同図の矢印ｃに示すように、上記ディジタ
ル変換データが取り込まれ、つまり１データの取り込み
終了時点では、ＣＰＵ４の制御信号が“Ｌ”レベルであ
るため、同アクセス許可信号および同ＣＰＵ４の制御信
号がともに“Ｌ”レベルとなることから、上記第１のゲ
ート回路１１の出力が“Ｌ”レベルとなる。

【００３３】上記“Ｌ”レベルのタイミングで、上記Ｏ
ＳＭ部１２からは一定幅のパルス信号が出力され（同図
（ｅ）に示す）、上記第２のゲート回路１３からは
“Ｌ”レベルの信号（データアクノリッジ信号）が出力
されることから（同図（ｆ）に示す）、上記ＣＰＵ４は
その“Ｌ”レベルをサンプリングし、現待機動作を解除
し、直ぐにメモリアクセス動作に戻ることになる。

【００３４】このとき、上記ストレージコントローラ１
０によるメモリアクセス動作が終了しており、つまり同
ストレージコントローラ１０からのセレクト信号が既に
“Ｌ”レベルになっており、同“Ｌ”レベルでアドレス
セレクタ部５およびデータセレクタ部６が作動され、メ
モリ２のアドレスバスおよびデータバスは切り替えられ
ている。

【００３５】また、上記ＣＰＵ４においては、上記第２
のゲート回路１３の出力が“Ｌ”レベルとなることで、
上記メモリ２のアクセス動作が可能となり、上記メモリ
２の記憶データを確実に読み出すことができ、例えばプ
リンタ等に出力して上記被測定入力信号の波形を記録す
ることができる。

【００３６】このように、メモリ２のアドレスバスおよ
びデータバスをストレージコントローラ１０側に切り替
える際、同セレクト信号に先立ち、アクセス許可信号を
発生し、同アクセス許可信号とＣＰＵ４からの制御信号
とにより、同ＣＰＵ４の機能であるデータアクノリッジ
信号を得、同ＣＰＵ４の待機動作を可能としている。

【００３７】したがって、従来例の割込み処理では、割
込み受付けまでの時間等が長く、つまりアドレスバスお
よびデータバスの切り替えに必要な時間が長かったが、
この発明のメモリアクセス方法によると、上記データア
クノリッジ信号により、ＣＰＵ４が直ぐに待機動作に入
ることから、上記データの切り替えに必要な時間が短く
て済み、上記被測定入力信号のディジタル変換データの
取り込みの高速化を図ることができ、つまりサンプリン
グを速くすることができる。

【００３８】また、上記ＣＰＵ４の割込み処理を利用せ
ずに済むことから、割込み端子の数が少ないマイクロプ
ロセッサであっても、当該装置のシステム構成が容易に
できる。

【００３９】

【発明の効果】以上説明したように、この発明によれ
ば、被測定入力信号のディジタルデータをメモリに記憶
するために、ストレージコントローラから一定間隔毎に
セレクト信号を出力し、このセレクト信号により前記メ
モリのアドレスバス（制御信号を含み）およびデータバ
スを切り替え、上記ストレージコントローラにて上記デ
ィジタル変換データを上記メモリに記憶可能とし、同メ
モリの記憶データをＣＰＵの制御にてプリンタ等に出力
し、上記被測定入力信号の波形を記録可能とする波形記
憶装置のメモリアクセス方法において、上記セレクト信
号に先立ち、かつ少なくとも上記ＣＰＵによるメモリア
クセスの１動作に相当する時間（ｔ）前にアクセス許可
信号を発生し、このアクセス許可信号と同ＣＰＵの制御
信号とにより、同ＣＰＵのデータアクノリッジ信号を得
るようにしたので、上記アドレスバスおよびデータバス
を切り替える際、同バスの切り替えに必要な時間を短く
することができることから、上記ディジタル変換データ
の取り込みの高速化を図ることができ、つまりサンプリ
ングを速くすることができる。

【００４０】また、この発明のメモリアクセス方法によ
れば、上記ＣＰＵの割込み端子を１本少なくすることが
できることから、その割込み端子の数が少ないＣＰＵで
あっても、当該装置のシステム構成が容易にできるとい
う効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例を示し、メモリアクセス方
法が適用される波形記憶装置の概略的部ブロック線図で
ある。

【図２】図１に示す波形記憶装置のメモリアクセス方法
を説明するタイムチャート図である。

【図３】従来の波形記憶装置の概略的ブロック線図であ
る。

【図４】図３に示す波形記憶装置のメモリアクセス方法
を説明するタイムチャート図である。

【符号の説明】 １ Ａ／Ｄコンバータ部 ２ メモリ（ＲＡＭ） ４ ＣＰＵ（マイクロプロセッサ） ５ アドレスセレクタ部 ６ データセレクタ部 １０ ストレージコントローラ １１ 第１のゲート回路（負論理アンド回路） １２ ＯＳＭ（ワンショットマルチバイブレータ）部 １３ 第２のゲート回路（負論理アンド回路）

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 被測定入力信号のディジタル変換データ
   をメモリに記憶するために、ストレージコントローラか
   らは一定間隔毎にセレクト信号を出力し、該セレクト信
   号により前記メモリのアドレスバスおよびデータバスを
   切り替え、前記ストレージコントローラにて前記ディジ
   タル変換データを前記メモリに記憶可能とし、同メモリ
   の記憶データをＣＰＵの制御にて読み出してプリンタ等
   に出力可能とする波形記憶装置のメモリアクセス方法に
   おいて、 前記ストレージコントローラは前記メモリを制御するに
   際し、前記セレクト信号に先立って少なくとも前記ＣＰ
   Ｕによるメモリアクセスの１動作に相当する時間（ｔ）
   前にアクセス許可信号を出力する機能を有しており、 前記アクセス許可信号が出力されてない期間中に、前記
   ＣＰＵによるメモリアクセスが行われたときには同ＣＰ
   Ｕによるメモリアクセスを可能とし、 前記アクセス許可信号が出力されている期間中に、前記
   ＣＰＵによるメモリアクセスが行われたときには同ＣＰ
   Ｕを待機状態とし、前記ストレージコントローラによる
   メモリアクセス動作を可能とし、かつ該メモリアクセス
   動作の終了後に同ＣＰＵによるメモリアクセス動作を可
   能としたことを特徴とする波形記憶装置のメモリアクセ
   ス方法。