KR940004573B1 - 고속 데이타 처리 회로 - Google Patents

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삼성전자 주식회사
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Abstract

내용 없음.

Description

고속 데이타 처리 회로
제1도는 통상적으로 입력기기와 마이크로 프로세서 간에 약속된 프로토콜(protocol)을 도시한 도면.
제2도는 본 발명에 의한 고속 데이타 처리회로의 개략적인 구성을 도시한 개요도.
제3도는 본 발명에 따른 고속 데이타 처리회로의 각 구성부 파형을 도시한 파형도.
* 도면의 주요부분에 대한 부호의 설명
10 : 제1로직제어부 20 : 데이타저장 및 검색부
30 : 제1완충부 40 : 제2로직제어부
50 : 제2완충부
본 발명은 복수 기억소자를 사용한 고속 데이타 처리회로에 관한 것으로, 특히 일반적인 도큐멘트를 이미지 입력기기에서 마이크로 프로세서의 기억 매체로 옮길 경우 복수 기억소자를 사용함으로써 디지틀 데이타의 전송시간을 줄이고 사용 효율을 높이기 위한 고속 데이타 처리회로에 관한 것이다.
일반적으로 마이크로 프로세서의 기록매체는 디지틀화 되어 있는데 이 마이크로 프로세서의 기록 매체에 이미지 데이타를 저장하기 위해서는 원하는 화상을 읽어 들여 디지틀 데이타로 변환할 수 있는 입력기기가 필요하고, 상기 입력기기는 이미지 데이타를 마이크로 프로세서로 전송해야 한다.
상기 입력기기에서 마이크로 프로세서로 전송되는 디지틀화된 데이타의 양은 방대하여 이 마이크로 프로세서로 전공하는데 소요되는 시간이 오래 걸리며, 그 소요 기간중에는 상기 마이크로 프로세서에서 다른 작업을 할 수 없게 되는 문제점이 있었다.
한편, 입력기기로부터 마이크로 프로세서로 임의의 데이타를 전송할 경우 이 입력기기와 마이크로 프로세서 사이에는 사전 준비된 제1도와 같은 프로토콜(protocol)이 있어야 한다. 즉 입력기기(A)가 마이크로 프로세서(B)로 보낼 데이타가 있음을 표시할 수 있고, 상기 마이크로 프로세서(B)는 입력기기(A)로부터 전송된 데이타를 받고나서 이 입력기기(A)로 데이타를 받았다는 표시를 보내야 하므로 수행시간이 지연되는 또 다른 문제점이 있었다.
따라서 본 발명은 상기 제반 문제점을 해결하기 위하여 창출한 것으로서 다수의 기억소자를 조합하여 데이타 처리회로를 구성한뒤 이를 마이크로 프로세서에 장착함으로써 도쿠멘트로부터 이미지 데이타를 읽어들이는 입력기기로부터의 데이타 전송 시간을 최소로 하고자 하는 고속 데이타 처리회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 메모리 리드(READ) 신호와 어드레스 버스 신호를 입력하여 내장된 메모리를 수행함으로써 그 제어신호를 출력하는 제1로직제어부; 상기 제1로직제어부로부터 제어신호를 입력하여 디지틀 데이타를 저장 및 검색하는 데이타저장 및 검색부; 상기 데이타저장 및 검색부를 구성하고 있는 디바이스중 하나의 디바이스에서 전송하는 데이타 버스를 상기 제1로직제어부의 제어에 의해 단속시키는 제1완충부; 메모리 라이트(WRITE) 신호와 어드레스 버스신호를 입력하여 내장된 메모리를 수행함으로써 그 제어신호를 출력하는 제2로직제어부; 상기 데이타저장 및 검색부를 구성하고 있는 디바 이중 하나의 디바이스에서 전송하는 데이타 버스를 상기 제2로직제어부의 제어에 의해 단속시키는 제2완충부로 구성함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세히 기술하기로 한다.
제2도는 본 발명에 의한 고속 데이타 처리회로의 개략적인 구성을 도시한 개요도이다.
제2도에 있어서, 데이타저장 및 검색부(20)는 내부의 기억소자(램)을 선택하여 여기에서 서술되지 않은 마이크로 프로세서로 데이타를 전송하기 위해서 제1로직제어부(10) 또는 제2로직제어부(40)에서 데이타저장의 순서를 램1∼램4의 순으로 정하고 이 램1∼램4중 하나에 제3a도와 같은 데이타저장 표시용 펄스를 전송하여 그 제어를 행한다. 이때 데이타저장 및 검색부(20)의 디바이스로부터 메모리 라이트(WRITE) 신호가 제3도처럼 연속하여 상기 데이타저장 및 검색부(20)의 램1-램4로 전송 되더라도 디바이스에서 출력하는 데이타 저장 표시용 펄스(제3a도)는 데이타저장 및 검색부(20)의 기억소자(램1)를 선택하여 제3도의 c,d 및 f 신호는 램1에만 유효하게 동작한다.
따라서 상기 데이타저장 및 검색부(20)의 램1에는 디바이스로부터의 이미지 데이타가 마이크로 프로세서의 동작에 상관없이 저장될 수 있다.
상기 램1에 이미지 데이타가 소정 바이트(예를 들어 8192바이트)만큼 저장되면 디바이스는 제3도 a의 두번째 펄스를 발생시켜 마이크로 프로세서로 램1에 이미지 데이타가 저장되어 있음을 알린다. 이때부터 마이크로 프로세서는 제3도 e의 첫번째 펄스를 발생시키기만 하면 상기 램 1의 내용은 제3도 g,h를 사용하여 읽을 수가 있다.
한편 디바이스는 제3도 c,d 및 a 신호를 사용하여 램 2에 이미지 데이타를 저장시킬 수 있으며 (나)만큼의 시간동안에 디바이스는 램 2에 이미지 데이타를 저장하는 동시에 마이크로 프로세서는 램 1의 내용을 읽어갈 수 있는 것이다. 상기와 같은 시퀀스는 제1완충부(10) 또는 제2완충부(50)에 의해서 데이타 버스가 단속되어 계속되는데 디바이스측에서는 제3도 a 신호를 사용하여 램1-램4중 선택할 기억소자를 제어하고 마이크로 프로세서는 제3도 e 신호의 펄스를 제어하여 램1-램4중 하나를 선택하게 된다. 그러므로 디바이스에서 램1에 데이타를 저장하는데 소요되는 시간(가)을 제외하면 디바이스와 마이크로 프로세서는 리드/라이트를 동시에 수행할 수 있으므로 시간 효율은 증대한다. 그러나 상기 램1-램4는 하나의 소자가 동시에 리드/라이트가 불가능하므로 제3도 e신호의 첫번째 펄스는 제3도 a의 두번째 펄스가 입력된 후 발생되어야 하고 이 a 신호의 (4n+1)번째 펄스는 반드시 e 신호의 (4n+2)번째 펄스가 발생된 후 출력가능하다.
여기에서 10≤n, m = (n-1)이다.
상술한 바와 같이 본 발명은 디바이스의 데이타 전송기간이 줄어듦으로써 이 디바이스의 전력소모가 적고 또한 디바이스가 기억소자에 데이타를 전송하는 동안 마이크로 프로세서는 데이타 수신 이외의 다른 작업수행이 가능하므로 시스템 수행을 향상시킨다. 그리고 데이타 전송 시간이 일정하게 되므로 데이타의 안정성 및 신뢰성을 높일 수 있을 뿐만아니라 전송 시간을 줄일 수 있고 이미지 데이타의 경우 안정된 화질을 얻을 수 있는 이점이 있다.

Claims (1)

  1. 입력기기로부터 마이크로 프로세서로 데이타를 전송하는데 있어서, 메모리 리드(READ) 신호와 어드레스 버스 신호를 입력하여 내장된 메모리를 수행함으로써 그 제어신호를 출력하는 제1로직제어부(10); 상기 제1로직제어부(10)로부터 제어신호를 입력하여 디지틀 데이타를 저장 및 검색하는 데이타저장 및 검색부(20); 상기 데이타저장 및 검색부(20)를 구성하고 있는 디바이스 중 하나의 디바이스에서 전송하는 데이타 버스를 상기 제1로직제어부(10)의 제어에 의해 단속시키는 제1완충부(30); 메모리 라이트(WRITE) 신호와 어드레스 버스 신호를 입력하여 내장된 메모리를 수행함으로써 그 제어 신호를 출력하는 제2로직제어부(40); 상기 데이타저장 및 검색부(20)를 구성하고 있는 디바이스 중 하나의 디바이스에서 전송하는 데이타 버스를 상기 제2로직제어부(40)의 제어에 의해 단속시키는 제2완충부(50)로 구성함을 특징으로 하는 고속 데이타 처리회로.
KR1019900004438A 1990-03-31 1990-03-31 고속 데이타 처리 회로 KR940004573B1 (ko)

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