KR0127559Y1 - 버퍼를 이용한 메모리 엑세스 장치 - Google Patents

버퍼를 이용한 메모리 엑세스 장치 Download PDF

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KR0127559Y1 KR2019930028335U KR930028335U KR0127559Y1 KR 0127559 Y1 KR0127559 Y1 KR 0127559Y1 KR 2019930028335 U KR2019930028335 U KR 2019930028335U KR 930028335 U KR930028335 U KR 930028335U KR 0127559 Y1 KR0127559 Y1 KR 0127559Y1
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Abstract

본 고안은 프로세서에서 메모리를 억세스하기 위한 메모리 엑세스 장치에 관한 것으로, FIFO(First In First Out)형태의 버퍼를 사용함으로써 프로세서가 메모리를 억세스하여 메모리에 데이타를 저장하는 경우에 프로세서와 메모리간의 엑세스 속도를 정합하여 엑세스 속도를 빠르게 하도록하기 위한 버퍼를 이용한 메모리 엑세스 장치를 제공한다.

Description

버퍼를 이용한 메모리 엑세스 장치
제1도는 종래 프로세서와 메모리의 연결 구성도.
제2도는 제1도에서 메모리 엑세스시의 타이밍 예시도.
제3도는 본 고안에 따른 버퍼를 이용한 메모리 엑세스 장치의 연결 구성도.
제4도는 본 고안에 따른 메모리 엑세스 장치의 동작 타이밍 예시도.
* 도면의 주요부분에 대한 부호의 설명
10 : 프로세서 20 : 메모리
30 : 디코더 40 : 디바이스 응답신호 로직
50 : 억세스제어부 60 : 어드레스 버퍼부
261 : 어드레스 전송버퍼부 62,63 : 단방향 버퍼
70 : 데이타 버퍼부 71 : 데이타 전송버퍼부
72 : 단방향 버퍼 73 : 양방향 버퍼
80 : 버퍼제어부
본 고안은 프로세서에서 메모리를 억세스하기 위한 장치에 관한 것으로, 특히 FIFO(First In First Out)형태의 버퍼를 사용함으로써 프로세서가 메모리를 억세스하여 메모리에 데이타를 저장하는 경우에 프로세서와 메모리간의 엑세스 속도를 정합하여 엑세스 속도를 빠르게 하도록하기 위한 버퍼를 이용한 메모리 엑세스 장치에 관한 것이다.
일반적으로, 프로세서가 메모리를 억세스하기 위하여 프로세서와 메모리간의 데이타 송수신을 위한 연결구조는 첨부한 도면중 제1도에 도시되어 있는바와 같이 프로세서(10)와, 메모리(20)와, 디코더(30) 및 디바이스 응답신호 로직 (이하, DTACK라 칭한다)(40)으로 구성되어 있는데, 상기와 같은 구성의 종래 메모리 억세스 연결 구조를 갖는 장치에서의 메모리 억세스 과정을 첨부한 제2도를 참조하여 설명하면 다음과 같다.
제2도는 제1도의 회로에서 메모리 엑세스시의 타이밍 예시도이다.
우선, 프로세서(10)가 메모리(20)에 저장되어 있는 데이타를 억세스하려고 하는 경우, 상기 프로세서(10)는 자신의 동기신호(제2 (a)도 참조)에 맞추어 상기 메모리(20)와 연결되어 있는 어드레스(ARD) 버스를 통하여 어드레스신호를 송출(제2 (b)도 참조)하고 상기 DTACK(40)와 연결되어 있는 어드레스 스트로브(AS)를 통하여 상기 메모리(20)를 사용하겠다는 신호를 송출(제2 (c)도 참조)한다.
또한, 상기 프로세서(10)에서는 상기 메모리(20)에 데이타를 저장할 것인가 아니면 저장되어 있는 데이타를 억세스할 것인가를 판단하여 리드/라이트(R/W) 신호를 상기 메모리(20)에 인가(제2 (d)도 참조)한다.
이때, 상기 프로세서(10)에서 상기 메모리(20)에 인가하는 어드레스 신호를 인가받는 디코더(30)는 어드레스를 디코딩하여 억세스하려는 메모리(20)에 인에이블(ME) 신호를 인가(제2 (e)도 참조)한다. 상기 메모리(20)는 상기 디코더(30)로 부터 인가되는 인에이블(ME) 신호와 상기 프로세서(10)로 부터 인가되는 리드/라이트(R/W) 신호에 따라 상기 프로세서(10)와 연결되어 있는 데이터(DATA) 버스를 통해 데이타를 입출력(제2 (f)도 참조)한다.
상기와 같은 동작에서 프로세서(10)와 메모리(20) 사이에 데이타(DATA) 버스를 통해 데이타를 입출력하는 시간은 상기 메모리(20)가 상기 디코더(30)와 프로세서(10)로 부터 인에이블(ME) 신호와 리드/라이트(R/W) 신호를 입력받고서 일정시간이 경과한 후이며, 이 시간은 디바이스, 즉 메모리(20)의 반응 속도에 의해 결정되고 이 시간치는 통상 상기 DTACK(40)에서 상기 프로세서(10)로 인가하는 응답신호(DTACK) (제2 (g)도 참조)에 의하여 결정되며, 이 응답신호(DTACK)에 의해 상기 프로세서(10)는 데이터 버스가 상기 메모리(20)와 연결되어 데이타가 정상적으로 실려있음을 판단하여 메모리의 읽기 혹은 쓰기 과정을 종료하게 된다.
상기와 같이 동작하는 종래의 메모리 엑세스 장치에서는 프로세서(10)의 속도가 빠름에도 불구하고 상대적으로 메모리(20)의 반응 속도가 느림에 기인하여 DTACK(40)로 부터의 응답신호(DTACK) 출력속도가 느리므로, 통상적으로 프로세서(10)가 메모리(20)를 억세스하여 테이타를 저장하는 경우 프로세서(10)가 메모리(20)를 억세스 하는데 있어서 제2도에 도시된 T1과 같은 일정시간의 대기시간을 주어야 한다.
이상과 같이, 높은 효율을 얻고자 빠른 속도의 프로세서(10)를 채용하더라도 상대적으로 반응 속도가 느린 메모리(20)에 데이타를 저장하는 경우에는, 프로세서(10)가 응답신호(DTACK)를 기다려야 하므로 메모리(20)에 데이타를 저장할 때 메모리(20)를 빠르게 억세스 할수 없다는 문제점이 있다.
본 고안은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 그 목적은 용량은 크지 않으나 상대적으로 반응 속도가 빠른 FIFO형 버퍼를 메모리 전단에 구성하여 해당 FIFO형 버퍼를 통해 메모리에 데이타를 기입함으로써 프로세서가 메모리에 데이타를 저장하는 경우에 프로세서의 대기시간을 감소시켜 프로세서의 효율을 높일수 있도록 하는 버퍼를 이용한 메모리 엑세스 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 고안의 특징은, 프로세서가 메모리를 억세스하여 데이타를 입출력하도록 하는 메모리 엑세스 장치에 있어서, 상기 프로세서에서 발생되어진 어드레스 신호 및 소정의 제어신호를 인가받아 이에 따른 소정의 제어신호를 발생시키는 억세스 제어부와; 동작신호에 따라 상기 억세스 제어부에서 출력되는 신호중 데이타 저장신호와 상기 프로세서에서 발생되어진 어드레스 신호를 인가받아 해당 어드레스 신호를 상기 메모리에 인가하는 어드레스 버퍼부와; 동작신호에 따라 상기 억세스 제어부에서 출력되는 신호중 데이타 저장신호와 상기 프로세서 또는 메모리에서 발생되어진 데이타를 인가받아 전달하는 데이타 버퍼부와; 상기 억세스 제어부에서 출력되는 신호중 메모리 억세스 신호를 인가받아 상기 어드레스 버퍼부와 데이타 버퍼부에 동작신호를 인가하고 상기 데이타 버퍼부의 동작상태를 감지하여 상기 메모리의 동작을 제어하는 버퍼제어부를 포함하는데 있다.
이하, 첨부한 도면을 참조하여 본 고안에 따른 바람직한 일 실시예를 설명한다.
제3도는 본 고안에 따른 버퍼를 이용한 메모리 엑세스 장치의 연결 구성도로서, 임의의 데이타를 제어신호에 따라 저장하거나 출력하는 메모리(20)와, 상기 메모리(20)에 데이타를 저장하거나 저장되어 있는 데이타를 읽어내기 위하여 어드레스 신호와 데이타신호 및 소정의 제어신호를 발생시키는 프로세서(10)와, 상기 프로세서(10)에서 발생되어진 어드레스 신호및 소정의 제어신호를 인가받아 이에 따른 소정의 제어신호를 발생시키는 억세스제어부(50)와, 동작신호에 따라 상기 억세스제어부(50)에서 출력되는 신호중 데이타 저장신호와 상기 프로세서(10)에서 발생되어진 어드레스 신호를 인가받아 상기 메모리(20)에 인가하는 어드레스 버퍼부(60)와, 동작신호에 따라 상기 억세스제어부(50)에서 출력되는 신호중 데이타 저장신호와 상기 프로세서(10) 또는 메모리(20)에서 발생되어진 데이타 신호를 전달하는 데이타 버퍼부(70)와, 상기 억세스제어부(50)에서 출력되는 신호중 메모리 억세스신호를 인가받아 상기 어드레스 버퍼부(60)와 데이타 버퍼부(70)에 동작신호를 인가하고 상기 데이타 버퍼부(70)의 동작상태를 감지하여 상기 메모리(20)의 동작을 제어하는 버퍼제어부(80)로 구성되어 있다.
상기와 같은 구성중 구성요소별로 상세 구성을 살펴보면, 상기 어드레스버퍼부(60)는 상기 버퍼제어부(80)에서 출력되는 데이타 억세스신호와 상기 억세스제어부(50)에서 출력되는 데이타 저장신호를 인가받아 이에 따라 상기 프로세서(10)에서 인가되는 어드레스의 출력을 제어하는 어드레스 전송버퍼부(61)(FIFO형 버퍼 사용)와, 상기 버퍼제어부(80)에서 출력되는 데이타 억세스신호의 반전신호에 따라 상기 어드레스 전송버퍼부(61)에서 출력되는 어드레스 데이타를 인가받아 상기 메모리(20)의 어드레스 입력단에 인가하는 제1단방향 버퍼(62)와, 상기 버퍼제어부(80)에서 출력되는 리드/라이트 반전신호에 따라 상기 프로세서(10)로 부터의 어드레스를 인가받아 상기 메모리(20)의 어드레스 입력단에 인가하는 제2단방향 버퍼(63)로 이루어진다.
또한, 상기 데이타 버퍼부(70)는 상기 버퍼제어부(80)에서 출력되는 데이타 억세스신호와 상기 억세스제어부(50)에서 출력되는 데이타 저장신호를 인가받아 이에 따라 상기 프로세서(10)에서 인가되는 데이타의 출력을 제어하며 출력할 데이타가 없는 경우 상기 버퍼제어부(80)에 경고신호를 인가하는 데이타 전송버퍼부(71)(FIFO형 버퍼 사용)와, 상기 버퍼제어부(80)에서 출력되는 데이타 억세스신호의 반전신호에 따라 상기 데이타 전송버퍼부(71)에서 출력되는 데이타를 인가받아 상기 메모리(20)의 데이타 입출력단에 인가하는 제3단방향 버퍼(72)와, 상기 버퍼제어부(80)에서 출력되는 리드/라이트 신호와 동작제어신호에 따라 상기 프로세서(10)에서 출력되는 데이타를 상기 데이타 전송버퍼부(71)에 인가하고 상기 메모리(20)에서 출력되는 데이타를 상기 프로세서(10)에 인가하는 양방향버퍼(73)로 이루어진다.
상기와 같이 구성되어 있는 본 고안에 따른 버퍼를 이용한 메모리 엑세스 장치의 바람직한 동작예를 첨부한 제4도를 참조하여 설명하면 다음과 같다.
제4도는 본 고안에 따른 메모리 엑세스 장치의 동작 타이밍 예시도이다.
이하의 설명에서는 데이타 저장과정에서의 동작만을 상세히 설명하기로 한다.
우선, 프로세서(10)가 메모리(20)에 억세스하려고 하는 경우, 상기 프로세서(10)는 자신의 동기신호(제4 (a)도 참조)에 맞추어 상기 어드레스 버퍼부(60)와 억세스제어부(50)에 연결되어 있는 어드레스(ARD) 버스를 통하여 어드레스신호를 송출(제4 (b)도 참조)하게되며 또한, 메모리(20)에 대해 데이타를 저장할 것인가 판독할 것인가에 따라 상기 프로세서(10)는 리드/라이트(R/W) 신호를 상기 억세스제어부(50)에 인가한다(제4 (d)도 참조).
이때, 상기 억세스제어부(50)는 상기 프로세서(10)에서 인가되는 리드/라이트(R/W) 신호에 따라 데이타 저장동작 또는 데이타 판독동작인가를 결정하여 데이타 저장동작인 경우에 데이타 저장신호(WR)를 어드레스 전송버퍼부(61)에 인가하여 상기 프로세서(10)에서 출력되는 어드레스가 상기 어드레스 전송버퍼부(61)에 저장될수 있도록하고, 내부의 디바이스 응답로직을 통하여 상기 프로세서(10)로 디바이스 응답신호(DTACK)를 송출(제4 (g)도 참조)한다.
이때, 실제로는 상기 메모리(10)에 아직 데이터의 기입은 실행되지 않았으나 일단 어드레스 전송버퍼부(61)에 데이타를 저장할 영역이 설정되고, 상기 프로세서(10)는 응답신호(제4 (g)도 참조)가 도착하기전에 데이타 버스(DATA)를 통하여 저장하려고 하는 데이타(제4 (f)도 참조)를 데이타 전송버퍼부(71)에 인가하는데, 상기 데이타 전송버퍼부(71)는 상기 억세스제어부(50)에서 데이타 저장신호(WR)가 인가되기 때문에 상기 프로세서(10)에서 인가되는 데이타를 저장한다.
한편, 버퍼제어부(80)는 어드레스 버퍼부(60)를 제어하여 어드레스 전송버퍼부(61)의 어드레스를 메모리(20)에 인가하고, 리드/라이트 신호(R/W)를 메모리(20)에 인가하고, 메모리 인에이블 신호(ME) (제4 (e)도 참조)를 메모리(20)에 인가하며, 데이타 버퍼부(70)를 제어하여 데이타를 메모리(20)에 인가함으로써 메모리(20)에 데이타를 기입하는 동작을 수행하는데, 상기 데이타 전송버퍼부(71)는 저장되어있는 데이타를 버퍼제어부(80)의 제어신호에 의하여 상기 메모리(20)에 인가하며 더이상 저장되어 있는 데이타가 없는 경우 상기 버퍼제어부(80)에 경고신호를 인가한다. 이때 상기 버퍼제어부(80)는 상기 데이타 전송버퍼부(71)로 부터 경고신호를 인가받을때 까지 계속 상기 어드레스 전송버퍼부(61)와 데이타 전송버퍼부(71)에 저장되어 있는 어드레스와 데이타를 가지고 상기 프로세서(10) 대신 상기 메모리(20)에 데이타 저장과정을 진행시킨다.
한편, 프로세서(10)가 메모리(20)의 데이타를 읽어내는 경우에는, 프로세서(10)가 데이타 판독을 위한 라이트/리드신호(R/W)를 억세스 제어부(50)에 출력하고 데이타 판독영역을 지정하기 위한 어드레스를 출력하는데, 이때, 제2단 방향 버퍼(63)는 버퍼제어부(80)로 부터의 제어신호에 따라 도통되어 프로세서(10)로 부터의 어드레스를 직접 메모리(20)측에 인가하고, 버퍼제어부(80)는 메모리(20)측에 리드/라이트신호(R/W)와 메모리 인에이블신호(ME)를 인가하여 메모리(20)를 동작시키고 양방향버퍼(73)를 제어하여 도통시킴으로써 메모리(20)로부터 출력되는 데이타를 직접 인가받아 프로세서(10)측에 인가한다. 이와같이, 프로세서(10)가 메모리(20)로부터 데이타를 판독하는 경우의 메모리(20)에 대한 억세스 속도는 종래와 동일하다.
상기와 같이 동작하는 본 고안에 따른 버퍼를 이용한 메모리 엑세스 장치에서, 프로세서(10)가 메모리(20)로부터 데이타를 읽어내는 속도에 있어서는 종래와 동일하나, 프로세서(10)가 메모리(20)에 데이타를 저장하는 경우에는 필요한 제어신호 및 데이타를 발생시켜 FIFO형 버퍼에 저장하고 해당 FIFO형 버퍼로 부터 해당 메모리보다 빠른 응답신호를 받아 다음 동작을 더 빠르게 수행 할 수 있게되어 시스템 전반의 효율을 극대화 할 수 있게 되는데, 프로세서(10)가 메모리(20)에 데이타를 저장하는 경우에는 제4도에 도시된 T2와 같이 매우 빠른 시간에 응답신호를 인가받아 다음 동작을 신속히 처리함으로써 프로세서(10)의 데이타 처리 효율이 극대화 된다.
따라서, 본 고안은 단위 시간 당 프로세서가 메모리에 데이타를 기입하는 횟수에 어드레스 전송버퍼부 또는 데이타 전송버퍼부와 메모리의 억세스 시간 차를 곱만큼의 프로세서의 억세스시간이 단축되고 결과적으로 프로세서의 효율을 증가시킬 수 있다.

Claims (3)

  1. 프로세서(10)가 메모리(20)를 억세스하여 데이타를 입출력하도록 하는 메모리 엑세스 장치에 있어서, 상기 프로세서(10)에서 발생되어진 어드레스 신호및 소정의 제어신호를 인가받아 이에 따른 소정의 제어신호를 발생시키는 억세스 제어부(50)와; 동작신호에 따라 상기 억세스 제어부(50)에서 출력되는 신호중 데이타 저장신호와 상기 프로세서(10)에서 발생되어진 어드레스 신호를 인가받아 해당 어드레스 신호를 상기 메모리(20)에 인가하는 어드레스 버퍼부(60)와; 동작신호에 따라 상기 억세스 제어부(50)에서 출력되는 신호중 데이타 저장신호와 상기 프로세서(10) 또는 메모리(20)에서 발생되어진 데이타를 인가받아 전달하는 데이타 버퍼부(70)와; 상기 억세스 제어부(50)에서 출력되는 신호중 메모리 억세스신호를 인가받아 상기 어드레스 버퍼부(60)와 데이타 버퍼부(70)에 동작신호를 인가하고 상기 데이타 버퍼부(70)의 동작상태를 감지하여 상기 메모리(20)의 동작을 제어하는 버퍼제어부(80)를 포함하는 것을 특징으로 하는 버퍼를 이용한 메모리 억세스 장치.
  2. 제1항에 있어서, 상기 어드레스 버퍼부(60)는, FIFO형 버퍼로 이루어져서, 상기 버퍼제어부(80)에서 출력되는 데이타 억세스신호와 상기 억세스 제어부(50)에서 출력되는 데이타 저장신호를 인가받아 상기 프로세서(10)에서 인가되는 어드레스의 출력을 제어하는 어드레스 전송 버퍼부(61)와; 상기 버퍼제어부(80)에서 출력되는 데이타 억세스신호의 반전신호에 따라 상기 어드레스 전송 버퍼부(61)에서 출력되는 어드레스를 인가받아 상기 메모리(20)의 어드레스 입력단에 인가하는 제1단방향 버퍼(62)와; 상기 버퍼제어부(80)에서 출력되는 리드/라이트 반전신호에 따라 상기 프로세서(10)에서 인가되는 어드레스를 인가받아 상기 메모리(20)의 어드레스 입력단에 인가하는 제2단방향 버퍼(63)로 이루어지는 것을 특징으로 하는 버퍼를 이용한 메모리 엑세스 장치.
  3. 제1항에 있어서, 상기 데이타 버퍼부(70)는, FIFO형 버퍼로 이루어져서, 상기 버퍼제어부(80)에서 출력되는 데이타 억세스신호와 상기 억세스 제어부(50)에서 출력되는 데이타 저장신호를 인가받아 상기 프로세서(10)에서 인가되는 데이타의 출력을 제어하며 출력할 데이타가 없는 경우 상기 버퍼제어부(80)에 경고신호를 인가하는 데이타 전송 버퍼부(71)와; 상기 버퍼제어부(80)에서 출력되는 데이타 억세스신호의 반전신호에 따라 상기 데이타 전송 버퍼부(71)에서 출력되는 데이타를 인가받아 상기 메모리(20)의 데이타 입출력단에 인가하는 제3단방향 버퍼(72)와; 상기 버퍼제어부(80)에서 출력되는 리드/라이트 신호와 동작제어신호에 따라 상기 프로세서(10)에서 출력되는 데이타를 상기 데이타 전송 버퍼부(71)에 인가하고 상기 메모리(20)에서 출력되는 데이타를 상기 프로세서(10)에 인가하는 양방향버퍼(73)로 이루어지는 것을 특징으로 하는 버퍼를 이용한 메모리 엑세스 장치.
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