KR100248339B1 - 메모리장치용 중계회로 - Google Patents
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Abstract
본 발명은 디지털 정보처리시스템에 있어서, 메모리장치의 느린 동작속도 및 다른 데이터소스로 인하여 프로쎄서 및 버스라인제어기의 수행능력이 저하되는 것을 방지할 수 메모리장치용 중계회로에 관한 것이다. 상기 메로리장치용 중계회로는 '프로쎄서로부터 적어도 1개이상의 데이터 및 어드레스를 입력하고 입력된 적어도 1개이상의 데이터 및 어드레스를 상기 메모리 장치쪽으로 전송하기 위한 라이트버퍼와, 라이트버퍼로부터 메모리장치쪽으로 전송될 적어도 1개이상의 데이터가 동일한 저장구역에 저장될 것인가를 검출하기 위하여 라이트 버퍼로 부터의 어드레스를 검사하는 어드레스 검색부와, 라이트버퍼수단 및 메모리장치의 사이에 접속되어 메모리장치의 상태 및 라이트버퍼 수단의 상태를 중계하고, 어드레스 검색수단의 출력에 의하여 상기 메모리 장치가 페이지 기록동작을 수행하도록 제어하는 유한상태기를 구비한다.
Description
제1도는 본 발명의 실시예에 따른 메모리장치용 중계회로의 회로도.
제2a도 ∼ 제2e도는 제1도에 도시된 회로의 각 부분의 출력파형도.
* 도면의 주요부분에 대한 부호의 설명
10 : 라이트버퍼 12 : 유한상태기
14,16 : 제1 및 제2레지스터 18 : 비교기
20 : 인버터
본 발명은 디지털 정보처리시스템에 있어서, 메모리장치의 느린 동작속도 및 다른 데이터소스로 인하여 프로쎄서 및 버스라인제어기의 수행능력이 저하되는 것을 방지할 수 메모리장치용 중계회로에 관한 것이다.
통상의 디지털 정보처리시스템은 사용자의 욕구를 충족시키기 위하여 처리속도가 빠른 프로쎄서 및 많은 데이터를 중계할 수 있는 폭이 넓은 버스를 구비한다. 그리고 상기 디지털 정보처리시스템에 사용되는 버스의 동작속도도 상기 프로쎄서의 동작속도에 따라 빠른 속도로 구동된다.
이와는 달리, 상기 디지털 정보처리시스템에 사용되는 DRAM(Direct Random Access Memory) 및 VRAM(Video Random Access Memory)와 같은 메모리는 구조적인 특성상 소정의 속도 이상의 속도로 동작할 수 없다. 상기 늦은 동작속도로 인하여, 상기 메모리장치는 데이터를 기록하고자 하는 상기 프로쎄서 및 버스구동기로 하여금 자주 대기상태에 머물러 있도록 만든다. 그리고 상기 메모리장치는 상기 프로쎄서 및 버스구동기의 이외의 다른 데이터소스에 의한 억세스의 충돌로 인하여 상기 프로쎄서 및 버스구동기로 하여금 대기상태에 머물러 있도록 하는 문제점을 발생시킨다. 상기 메모리의 늦은 동작속도 및 다른 데이터소스와 억세스의 충돌은 상기 프로쎄서 및 버스구동기로 하여금 대기상태에 머물러 있도록 하여 상기 프로쎄서 및 버스구동기의 수행능력을 감소시킨다.
따라서, 본 발명의 목적은 디지털 정보처리시스템의 프로쎄서 및 버스구동기의 대기시간을 최소화하여 프로쎄서 및 버스구동기의 수행능력의 저하를 방지할 수 있는 메모리장치용 중계회로를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 메모리장치용 중계회로는 프로쎄서로부터 적어도 1개이상의 데이터 및 어드레스를 입력하고 입력된 적어도 1개이상의 데이터 및 어드레스를 상기 메모리장치쪽으로 전송하기 위한 라이트버퍼수단과, 상기 라이트버퍼수단으로부터 상기 메모리장치쪽으로 전송될 적어도 1개이상의 상기 데이터가 동일한 저장구역에 저장될 것인가를 검출하기 위하여 상기 라이트버퍼수단으로 부터의 어드레스를 검사하는 어드레스검색수단과, 상기 라이트버퍼수단 및 상기 메모리장치의 사이에 접속되어 상기 메모리장치의 상태 및 상기 라이트버퍼수단의 상태를 중계하고 상기 어드레스검색수단의 출력에 의하여 상기 메모리장치가 페이지기록 동작을 수행하도록 제어하는 유한상태기를 구비한다.
이하, 본 발명에 따른 실시예를 첨부한 제1도 및 제2a도 내지 제2e도를 참조하여 상세히 설명하기로 한다.
제1도를 참조하면, 데이터버스(11)및 어드레스버스(13)로부터 데이터 및 어드레스를 입력하는 라이트버퍼(10)를 구비한 본 발명의 실시예에 따른 메모리장치용 중계회로가 설명되어있다. 상기 라이트버퍼(10)는, 버스제어라인(15)으로부터 기록인에이블신호가 인가되는 동안, 상기 어드레스버스(13) 및 데이터버스(11)로 부터의 어드레스 및 데이터를 순차적으로 입력하고 입력된 어드레스 및 데이터를 자체내에 저장한다. 그리고 상기 라이트버퍼(10)는, 자체내의 저장영역에 한 페이지의 어드레스 및 데이터가 저장되었을 경우, 제1제어라인(17)을 경유하여 데이터가 만충되었음을 나타내는 데이터만충신호를 도시하지 않은 프로쎄서 또는 버스구동기쪽으로 송출한다. 상기 라이트버퍼(10)로부터의 데이터만충신호를 입력하는 상기 프로쎄서 도는 버스구동기는 상기데이타버스(11) 및 어드레스버호(13)쪽으로 데이터 및 어드레스의 전송동작을 중단한다. 또한, 상기 라이트버퍼(10)는 자체내의 저장영역에 하나의 데이터 및 어드레스가 저장되어 있을 경우에 메모리장치(도시하지 않음)에 저장될 데이터가 있음을 나타내는, 제2a도에 도시된 바와 같은, 데이터존재신호를 발생하고 상기 발생된 데이터 존재신호를 유한상태기(12)에 공급한다. 더 나아가, 상기 라이트버퍼(10)는, 상기 유한상태기(12)로부터 판독인에어블신호가 입력될 경우, 도시하지 않은 메모리제어기로부터 라인(19)를 경유하여 공급되는, 제2b도에 도시된 바와 같은, 칼럼어드레스 스트로브 바 신호(이하, "/CAS"라함)를 입력한다. 상기 라이트버퍼(10)는 상기 /CAS 의 하강에지 때마다, 제2c도에 도시된 바와 같이, 자체내의 저장영역에 저장된 로오어드레스 및 데이터들을 제 로오어드레스버스(21) 및 로컬데이타버스(23)을 경유하여 상기 메모리제어기쪽으로 순차적으로 송출한다. 그리고 상기 라이트버퍼(10) 상기 /CAS에 의하여 자체내에 저장영역에 저장된 칼럼어드레스들을, 제2C도에 도시된 바와 같이, 순차적으로 제1레지스터(14)쪽으로 공급한다. 상기 제1레지스터(14)는 상기 라인(19)를 경유하여 자신의 클럭단자(CK)쪽으로 공급되는 상기 메모리제어기로 부터의 상기 /CAS의 상승에지 마다 상기 라이트버퍼(10)로 부터의 칼람어드레스들 상기 칼람어드레스버스(24)를 경유하여 상기 메모리제어기쪽으로 전송한다. 상기 제1레지스터(14)로부터 상기 메모리제어기쪽으로 전송되는 칼람어드레스는, 제2d도에 도시된 바와 같이, 상기 /CAS의 로우논리의 기간 만큼 지연된다.
그리고 상기 메모리장치용 중계회로는 상기 로오어드레스버스(21)로 부터의 로오어드레스를 각각 입력하는 제2레지스터(16) 및 비교기(18)를 추가로 구비한다. 상기 제2레지스터(16)는 이버터(20)으로부터 자신의 클럭단자(CK)쪽으로 반전된 /CAS를 입력한다. 상기 언버터(20)는 상기 라인(19)을 경유하여 입력되는 상기 메모리제어기로 부터의 /CAS를 반전시킨다. 그리고 상기 제2레지스터(16)는 상기 반전된 /CAS의 상승에지 마다 상기 로오어드레스(21)를 경유하여 유입되는 상기 로오어드레스를 상기 /CAS의 주기 만큼 지연시키고, 상기 지연된 로오어드레스를 상기 비교기(18)쪽으로 전송한다. 상기 비교기(18)는 상기 로오어드레스버스(21)를 경유하여 입력되는 상기 라이트버퍼(10)로 부터의 로오어드레스와 상기 제2레지스터(16)로 부터의 상기 지연된 로오어드레스를 비교한다. 그리고 상기 비교기(18)는, 상기 로오어드레스 및 상기 지연된 로오어드레스가 동일한 논리값을 갖을 경우, 제2e도와 같은 하이논리의 프레임기록모드신호를 발생한다. 또한, 상기 비교기(18)는 상기 프레임기록모드신호를 상기 유한상태기(12)에 공급한다.
상기 유한상태기(12)는, 상기 라이트버퍼(10)로 부터의 상기 데이터존재 신호가 입력될 경우, 상기 메모리제어기쪽에 기록요구신호를 공급한다. 그리고 상기 유한상태기(12)는 상기 메모리제어기로부터 소정논리의 승인신호가 입력될 때 까지 대기하고, 상기 소정논리상태의 승인신호가 입력될 때 상기 /CAS의 하강에지와 동기화된 로우논리의 상기 판독인에이블신호를 상기 라이트버퍼(10)에 공급한다. 또한, 상기 유한상태기(12)는 상기 비교기(18)로부터 하이논리의 프레임기록모드신호가 입력될 경우, 상기 메모리제어기에 소정논리의 프레임기록인에이블신호를 인가하여 상기 메모리제어기로 하여금 페이지기록동작을 수행하도록 한다. 이때, 상기 메모리제어기는 상기 라이트버퍼(10)로 부터의 페이지 단위의 데이터를 상기 칼람어드레스에 의하여 빠른 속도롤 메모리에 순차적으로 기록한다.
상술한 바와 같이, 본 발명의 메모리장치용 중계회로는 라이트버퍼에 의하여 프로쎄서 또는 버스구동기로 부터의 빠른 속도로 전송되는 데이터를 일시저장하도록 하고 상기 라이트버퍼에 저장된 데이터를 메모리장치의 동작속도로 상기 메모리 장치쪽으로 전송하도록 하여, 프로쎄서 또는 버스구동기가 메모리에 데이터를 기록할 경우 대기기간을 최소화 할 수 있는 이점을 제공한다. 그리고 본 발명의 메모리장치용 중계회로는 기록될 데이터의 메모리상의 저장구역을 검사하여 동일한 경우에 메모리장치로 하여금 페이지기록 동작을 수행하도록 하여 메모리장치의 기록동작을 향상시킬 수 있는 이점을 제공한다.
Claims (1)
- 빠른 동작속도를 갖는 프로쎄서 및 상기 프로쎄서 보다 늦은 동작속도를 갖는 메모리장치를 갖는 디지털 정보처리시스템에 있어서, 상기 프로쎄서로부터 적어도 1개이상의 데이터 및 어드레스를 입력하고 입력된 적어도 1개이상의 데이터 및 어드레스를 상기 메모리장치쪽으로 전송하기 위한 라이트버퍼수단과, 상기 라이트버퍼수단으로부터 상기 메모리장치쪽으로 전송될 적어도 1개이상의 상기 데이터가 동일한 저장구역에 저장될 것인가를 검출하기 위하여 상기 라이트버퍼수단으로 부터의 어드레스를 검사하는 어드레스 검색수단과, 상기 라이트버퍼수단 및 상기 메모리장치의 사이에 접속되어 상기 메모리장치의 상태 및 상기 라이트버퍼수단의 상태를 중계하고, 상기 어드레스 검색수단의 출력에 의하여 상기 메모리 장치가 페이지기록동작을 수행하도록 제어하는 유한 상태기를 구비한 것을 특징으로 하는 메모리장치용 중계회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930031816A KR100248339B1 (ko) | 1993-12-31 | 1993-12-31 | 메모리장치용 중계회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930031816A KR100248339B1 (ko) | 1993-12-31 | 1993-12-31 | 메모리장치용 중계회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950020177A KR950020177A (ko) | 1995-07-24 |
| KR100248339B1 true KR100248339B1 (ko) | 2000-03-15 |
Family
ID=19374748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930031816A KR100248339B1 (ko) | 1993-12-31 | 1993-12-31 | 메모리장치용 중계회로 |
Country Status (1)
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|---|---|
| KR (1) | KR100248339B1 (ko) |
-
1993
- 1993-12-31 KR KR1019930031816A patent/KR100248339B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950020177A (ko) | 1995-07-24 |
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