JP2882857B2 - データ処理装置 - Google Patents
データ処理装置Info
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- JP2882857B2 JP2882857B2 JP17728790A JP17728790A JP2882857B2 JP 2882857 B2 JP2882857 B2 JP 2882857B2 JP 17728790 A JP17728790 A JP 17728790A JP 17728790 A JP17728790 A JP 17728790A JP 2882857 B2 JP2882857 B2 JP 2882857B2
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- JP
- Japan
- Prior art keywords
- data
- read
- ram
- address
- write
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- Expired - Lifetime
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、事務機器の分野でイメージスキャナやOCR
などとして利用されるデータ処理装置に関するものであ
る。
などとして利用されるデータ処理装置に関するものであ
る。
（従来の技術） イメージスキャナやOCRなどでは、ラインセンサから
出力される画素データ群をその配列順にCPUを介在させ
ずに直接RAMに書込む書込み動作と、CPUがこの書込み済
みのデータを上位装置や次の処理段に転送したりあるい
は文字認識用の前処理などを施したりするためにRAMか
ら読出す読出し動作とが混在状態で行われる。
出力される画素データ群をその配列順にCPUを介在させ
ずに直接RAMに書込む書込み動作と、CPUがこの書込み済
みのデータを上位装置や次の処理段に転送したりあるい
は文字認識用の前処理などを施したりするためにRAMか
ら読出す読出し動作とが混在状態で行われる。
この書込み動作と読出し動作とを混在させるための最
も簡易な手法としては、１画面分や１ライン分など一区
切りのデータについての書込みを一括して行わせ、その
終了を待ってCPUが書込みデータを一括して読出すとい
うものがある。
も簡易な手法としては、１画面分や１ライン分など一区
切りのデータについての書込みを一括して行わせ、その
終了を待ってCPUが書込みデータを一括して読出すとい
うものがある。
他の手法としては、１画面分や１ライン分の容量のRA
Mを２系統設置し、一方へのデータの書込みと他方から
のデータの読出しとを書込み用と読出し用のRAMを交番
させつつ同時進行的に行う手法がある。
Mを２系統設置し、一方へのデータの書込みと他方から
のデータの読出しとを書込み用と読出し用のRAMを交番
させつつ同時進行的に行う手法がある。
上記いずれの手法でも、プロセッサとRAMとの間に、
このプロセッサによるデータの書込み・読出しと、この
RAMへのプロセッサを介在させない直接のデータ書込み
を制御するメモリ制御回路が設置される。
このプロセッサによるデータの書込み・読出しと、この
RAMへのプロセッサを介在させない直接のデータ書込み
を制御するメモリ制御回路が設置される。
（発明が解決しようとする課題） 上述した一区切りのデータについての書込みを一括し
て行わせその終了を待ってCPUが書込み済みのデータを
一括して読出す手法では、CPUに待ち時間が発生し、装
置全体としての処理速度が低下するという問題がある。
て行わせその終了を待ってCPUが書込み済みのデータを
一括して読出す手法では、CPUに待ち時間が発生し、装
置全体としての処理速度が低下するという問題がある。
また、RAMを２系統設置し書込みと読出しとを並行し
て行う手法では、２個のRAMと複雑な構造のメモリ制御
回路が必要になり、部品点数、組立て工数、回路の寸法
がいずれも増大し、コスト高になるという問題がある。
また、この手法では、CPUの処理速度が遅い場合には、
これに合わせてデータ書込み速度も遅くしなければなら
ず全体の処理速度が低下するという問題もある。
て行う手法では、２個のRAMと複雑な構造のメモリ制御
回路が必要になり、部品点数、組立て工数、回路の寸法
がいずれも増大し、コスト高になるという問題がある。
また、この手法では、CPUの処理速度が遅い場合には、
これに合わせてデータ書込み速度も遅くしなければなら
ず全体の処理速度が低下するという問題もある。
（課題を解決するための手段） 本発明のデータ処理装置によれば、メモリ制御回路
が、所定周期の転送クロック信号に同期して転送されて
くるデータをこの転送クロック信号の一方又は他方の半
周期にわたってRAMに連なるメモリデータバス上に書込
みデータとして出現させる書込みデータ制御手段と、転
送クロック信号に同期してRAMの書込みアドレスを歩進
する書込みアドレスカウンタと、転送クロック信号の周
期よりも長い所定の読出し周期でプロセッサから出力さ
れる読出し指令に同期してRAMの読出しアドレスを歩進
する読出しアドレスカウンタと、書込みアドレスカウン
タ及び読出しアドレスカウンタの出力のそれぞれを転送
クロック周期の半周期ずつにわたって交互にRAMに連な
るアドレスバス上に出現させるアドレスセレクタとを備
えている。
が、所定周期の転送クロック信号に同期して転送されて
くるデータをこの転送クロック信号の一方又は他方の半
周期にわたってRAMに連なるメモリデータバス上に書込
みデータとして出現させる書込みデータ制御手段と、転
送クロック信号に同期してRAMの書込みアドレスを歩進
する書込みアドレスカウンタと、転送クロック信号の周
期よりも長い所定の読出し周期でプロセッサから出力さ
れる読出し指令に同期してRAMの読出しアドレスを歩進
する読出しアドレスカウンタと、書込みアドレスカウン
タ及び読出しアドレスカウンタの出力のそれぞれを転送
クロック周期の半周期ずつにわたって交互にRAMに連な
るアドレスバス上に出現させるアドレスセレクタとを備
えている。
さらに、このメモリ制御回路は、メモリアドレスバス
上における書込みアドレスの出現期間内は書込み指令
を、読出しアドレスの出現期間内は読出し指令を交互に
RAMに供給する書込み／読出し制御手段と、メモリデー
タバス上に出現する読出しデータをプロセッサから出力
される読出し指令の１周期にわたって保持しこのプロセ
ッサに連なるデータバス上に出力する読出しバッファ手
段とを備えている。
上における書込みアドレスの出現期間内は書込み指令
を、読出しアドレスの出現期間内は読出し指令を交互に
RAMに供給する書込み／読出し制御手段と、メモリデー
タバス上に出現する読出しデータをプロセッサから出力
される読出し指令の１周期にわたって保持しこのプロセ
ッサに連なるデータバス上に出力する読出しバッファ手
段とを備えている。
以下、本発明の作用を実施例と共に詳細に説明する。
（実施例） 第１図は、本発明の一実施例のデータ処理装置の構成
を示すブロック図であり、１はCPUなどのプロセッサ、
２は画素データの書込み読出し用のRAM、３はメモリ制
御回路、４はアドレスバス、５はデータバス、６は画素
データ信号線、７は転送クロック信号線である。
を示すブロック図であり、１はCPUなどのプロセッサ、
２は画素データの書込み読出し用のRAM、３はメモリ制
御回路、４はアドレスバス、５はデータバス、６は画素
データ信号線、７は転送クロック信号線である。
メモリ制御回路３において、11は書込みバッファ、12
は書込みアドレスカウンタ、13は読出しアドレスカウン
タ、14はアドレスセレクタ、15はリード／ライト制御
部、16はメモリアドレスバス、17はメモリデータバス、
18は読出しバッファ手段、19はアドレスデコーダ、20は
先頭アドレス保持レジスタである。
は書込みアドレスカウンタ、13は読出しアドレスカウン
タ、14はアドレスセレクタ、15はリード／ライト制御
部、16はメモリアドレスバス、17はメモリデータバス、
18は読出しバッファ手段、19はアドレスデコーダ、20は
先頭アドレス保持レジスタである。
第１図の装置の動作を第２図の波形図を参照しながら
説明する。
説明する。
転送クロック信号線７上には、図示しない前段のライ
ンセンサから出力される一定周期の転送クロック信号DC
Kが出現する。この転送クロック信号DCKに同期して上記
ラインセンサから出力される一定ビット幅の画素信号WD
（D1,D2,D3・・・）がデータ転送線６上に出現する。こ
の画素信号WDは、転送クロック信号DCKの立上がりエッ
ジに同期して書込みバッファ14に保持され、次の立下が
りエッジまでの前半の半周期にわたってメモリデータバ
ス17上に出力される。また、書込みアドレスカウンタ12
は、上記転送クロック信号DCKの立上がりエッジに同期
してカウント値を歩進し、このカウント値を書込みアド
レスWA（A11,A12,A13・・・）としてアドレスセレクタ1
4の一方の入力端子に供給する。
ンセンサから出力される一定周期の転送クロック信号DC
Kが出現する。この転送クロック信号DCKに同期して上記
ラインセンサから出力される一定ビット幅の画素信号WD
（D1,D2,D3・・・）がデータ転送線６上に出現する。こ
の画素信号WDは、転送クロック信号DCKの立上がりエッ
ジに同期して書込みバッファ14に保持され、次の立下が
りエッジまでの前半の半周期にわたってメモリデータバ
ス17上に出力される。また、書込みアドレスカウンタ12
は、上記転送クロック信号DCKの立上がりエッジに同期
してカウント値を歩進し、このカウント値を書込みアド
レスWA（A11,A12,A13・・・）としてアドレスセレクタ1
4の一方の入力端子に供給する。
一方、プロセッサ１は、転送クロック信号DCKの周期
よりも長い一定周期の書込み指令RDを出力する。読出し
アドレスカウンタ13は、上記読出し指令RDの立上がりエ
ッジに同期してカウント値を歩進し、このカウント値を
読出しアドレスRA（A21,A22,A23・・・）としてアドレ
スセレクタ14の他方の入力端子に供給する。また、プロ
セッサ１は、メモリ制御回路３のデバイスアドレスを上
位の有効ビットとして含むアドレス信号ADDを上記書込
み指令RDに同期しかつ位相を多少遅らせながらアドレス
バス４上に出力する。アドレスデコーダ19は、アドレス
バス４上に出現するアドレス信号ADDの上位有効ビット
をデコードし、この上位有効ビットがこのメモリ制御回
路３のデバイスアドレスに一致すれば、出力をローに立
下げる。
よりも長い一定周期の書込み指令RDを出力する。読出し
アドレスカウンタ13は、上記読出し指令RDの立上がりエ
ッジに同期してカウント値を歩進し、このカウント値を
読出しアドレスRA（A21,A22,A23・・・）としてアドレ
スセレクタ14の他方の入力端子に供給する。また、プロ
セッサ１は、メモリ制御回路３のデバイスアドレスを上
位の有効ビットとして含むアドレス信号ADDを上記書込
み指令RDに同期しかつ位相を多少遅らせながらアドレス
バス４上に出力する。アドレスデコーダ19は、アドレス
バス４上に出現するアドレス信号ADDの上位有効ビット
をデコードし、この上位有効ビットがこのメモリ制御回
路３のデバイスアドレスに一致すれば、出力をローに立
下げる。
アドレスセレクタ14は、信号線７上の転送クロック信
号DCKを受け、その前半の半周期にわたっては書込みア
ドレスWAを選択してRAM2に連なるメモリアドレスバス16
上に出力すると共に、後半の半周期にわたっては読出し
アドレスRAを選択し、メモリアドレスMAとしてメモリア
ドレスバス16上に出力する。このアドレスセレクタ14に
よる選択状態の交番の様子は、第２図の波形SELで示さ
れている。
号DCKを受け、その前半の半周期にわたっては書込みア
ドレスWAを選択してRAM2に連なるメモリアドレスバス16
上に出力すると共に、後半の半周期にわたっては読出し
アドレスRAを選択し、メモリアドレスMAとしてメモリア
ドレスバス16上に出力する。このアドレスセレクタ14に
よる選択状態の交番の様子は、第２図の波形SELで示さ
れている。
リード／ライト制御部15は、信号線７上の転送クロッ
ク信号DCKを受け、メモリアドレスバス16上に書込みア
ドレスA11,A12,A13・・・が出現している期間内は書込
み指令MWを、読出しアドレスA21,A22,A23・・・が出現
している期間内は読出し指令MRを交互に前記RAM2に供給
する。
ク信号DCKを受け、メモリアドレスバス16上に書込みア
ドレスA11,A12,A13・・・が出現している期間内は書込
み指令MWを、読出しアドレスA21,A22,A23・・・が出現
している期間内は読出し指令MRを交互に前記RAM2に供給
する。
この結果、RAM2のアドレスA11,A12,A13・・・に画素
データD1,D2,D3・・・が順次書込まれてゆく。これと並
行して、RAM2のアドレスA21,A22,A23・・・からは書込
み済みの画素データMD21,MD22,MD23・・・が順次読出さ
れる。ただし、これらの画素データMD21,MD22,MD23・・
・のそれぞれは、画素データD1,D2,D3・・・の書込み動
作を介在させながら２度ずつ読出される。
データD1,D2,D3・・・が順次書込まれてゆく。これと並
行して、RAM2のアドレスA21,A22,A23・・・からは書込
み済みの画素データMD21,MD22,MD23・・・が順次読出さ
れる。ただし、これらの画素データMD21,MD22,MD23・・
・のそれぞれは、画素データD1,D2,D3・・・の書込み動
作を介在させながら２度ずつ読出される。
読出しバッファ手段18の遅延回路18bは、転送クロッ
ク信号DCKを１周期よりも少し短い時間だけ遅延させる
ことによりラッチパルスLTを生成し、これをデータラッ
チ回路18aに供給する。データラッチ回路18aは、メモリ
データバス17上に出現中の読出し画素データMDB（MD21,
MD22,MD23・・・）のそれぞれをラッチパルスLTの立上
がりに同期して保持し、ラッチ済みデータLDとして読出
しバッファ回路18cに供給する。２入力オアゲート18d
は、アドレスデコーダ19の出力と読出し指令RDとを各入
力端子に受け、各入力信号が共にローに立下がった場合
だけローに立下がるバッファイネーブル信号BEを読出し
バッファ回路18cに供給する。読出しバッファ18cは、デ
ータラッチ回路18aに保持中の読出しデータMD21,MD22,M
D23・・・をバッファイネーブル信号BEに同期して読出
しデータRRDとしてプロセッサ１に連なるデータバス５
上に出力する。
ク信号DCKを１周期よりも少し短い時間だけ遅延させる
ことによりラッチパルスLTを生成し、これをデータラッ
チ回路18aに供給する。データラッチ回路18aは、メモリ
データバス17上に出現中の読出し画素データMDB（MD21,
MD22,MD23・・・）のそれぞれをラッチパルスLTの立上
がりに同期して保持し、ラッチ済みデータLDとして読出
しバッファ回路18cに供給する。２入力オアゲート18d
は、アドレスデコーダ19の出力と読出し指令RDとを各入
力端子に受け、各入力信号が共にローに立下がった場合
だけローに立下がるバッファイネーブル信号BEを読出し
バッファ回路18cに供給する。読出しバッファ18cは、デ
ータラッチ回路18aに保持中の読出しデータMD21,MD22,M
D23・・・をバッファイネーブル信号BEに同期して読出
しデータRRDとしてプロセッサ１に連なるデータバス５
上に出力する。
なお、先頭値保持レジスタ20は、読出し開始に際して
プロセッサ１からデータバス５上に出力される読出し先
頭アドレスを保持し、これをカウンタ13に初期値として
供給するためのものである。
プロセッサ１からデータバス５上に出力される読出し先
頭アドレスを保持し、これをカウンタ13に初期値として
供給するためのものである。
以上、転送クロック信号の前半で画素データをRAMに
書込み、後半でRAMから書込み済みの画素データを読出
す構成を例示した。しかしながら、これとは逆に、転送
クロック信号の前半で画素データをRAMから読出し、後
半でRAMに書込む構成としてもよい。
書込み、後半でRAMから書込み済みの画素データを読出
す構成を例示した。しかしながら、これとは逆に、転送
クロック信号の前半で画素データをRAMから読出し、後
半でRAMに書込む構成としてもよい。
また、書込み・読出し対象が画素データの場合を例に
とって本発明を説明した。しかしながら、所定周期で転
送されてくる画素データ以外の任意の時系列データにつ
いて本発明を適用できることは明らかである。
とって本発明を説明した。しかしながら、所定周期で転
送されてくる画素データ以外の任意の時系列データにつ
いて本発明を適用できることは明らかである。
さらに、プロセッサ１としては、RAM2からデータの読
出しのみを行うものでもよいし、読出しと書込みを行う
構成であってもよい。
出しのみを行うものでもよいし、読出しと書込みを行う
構成であってもよい。
（発明の効果） 以上詳細に説明したように、本発明のデータ処理装置
は、RAMへの直接のデータ書込み動作とこの書込み済み
データのプロセッサによる読出し動作とを１画素単位で
交互に反復する構成であるから、プロセッサの待ち時間
が発生せず、処理速度が向上するという特有の効果が奏
される。
は、RAMへの直接のデータ書込み動作とこの書込み済み
データのプロセッサによる読出し動作とを１画素単位で
交互に反復する構成であるから、プロセッサの待ち時間
が発生せず、処理速度が向上するという特有の効果が奏
される。
また、本発明のデータ処理装置は、RAMを１個だけ設
置する構成であるから、部品点数、組立工数、製造価格
がいずれも低減されるという効果が奏される。
置する構成であるから、部品点数、組立工数、製造価格
がいずれも低減されるという効果が奏される。
第１図は本発明の一実施例のデータ処理装置の構成を示
すブロック図、第２図は第１図の装置の動作を説明する
ための波形図である。 １……プロセッサ、２……RAM、３……メモリ制御回
路、４……アドレスバス、５……データバス、６……デ
ータ信号線、７……転送クロック信号線、11……書込み
バッファ回路、12……書込みアドレスカウンタ、13……
読出しアドレスカウンタ、14……アドレスセレクタ、15
……リード／ライト制御回路、16……メモリアドレスバ
ス、17……メモリデータバス、18……読出しバッファ手
段。
すブロック図、第２図は第１図の装置の動作を説明する
ための波形図である。 １……プロセッサ、２……RAM、３……メモリ制御回
路、４……アドレスバス、５……データバス、６……デ
ータ信号線、７……転送クロック信号線、11……書込み
バッファ回路、12……書込みアドレスカウンタ、13……
読出しアドレスカウンタ、14……アドレスセレクタ、15
……リード／ライト制御回路、16……メモリアドレスバ
ス、17……メモリデータバス、18……読出しバッファ手
段。
Claims (1)
- 【請求項１】RAMと、このRAMからデータを読出すプロセ
ッサと、このプロセッサによる前記RAMからのデータの
読出し及びこのRAMへの前記プロセッサを介在させない
直接のデータの書込みを制御するメモリ制御回路とを備
えたデータ処理装置において、 前記メモリ制御回路は、 所定周期の転送クロック信号に同期して転送されてくる
データをこの転送クロック信号の一方又は他方の半周期
にわたって前記RAMに連なるメモリデータバス上に書込
みデータとして出現させる書込みデータ制御手段と、 前記転送クロック信号に同期して前記RAMの書込みアド
レスを歩進する書込みアドレスカウンタと、 前記転送クロック信号の周期よりも長い所定の読出し周
期で前記プロセッサから出力される読出し指令に同期し
て前記RAMの読出しアドレスを歩進する読出しアドレス
カウンタと、 前記書込みアドレスカウンタ及び前記読出しアドレスカ
ウンタの出力のそれぞれを前記転送クロック周期の半周
期ずつにわたって交互に前記RAMに連なるアドレスバス
上に出現させるアドレスセレクタと、 前記メモリアドレスバス上における書込みアドレスの出
現期間内は書込み指令を、読出しアドレスの出現期間内
は読出し指令を交互に前記RAMに供給する書込み／読出
し制御手段と、 前記メモリデータバス上に出現する読出しデータを前記
プロセッサから出力される読出し指令の１周期にわたっ
て保持し前記プロセッサに連なるデータバス上に出力す
る読出しバッファ手段とを備えたことを特徴とするデー
タ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17728790A JP2882857B2 (ja) | 1990-07-06 | 1990-07-06 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17728790A JP2882857B2 (ja) | 1990-07-06 | 1990-07-06 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0465737A JPH0465737A (ja) | 1992-03-02 |
| JP2882857B2 true JP2882857B2 (ja) | 1999-04-12 |
Family
ID=16028389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17728790A Expired - Lifetime JP2882857B2 (ja) | 1990-07-06 | 1990-07-06 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2882857B2 (ja) |
-
1990
- 1990-07-06 JP JP17728790A patent/JP2882857B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0465737A (ja) | 1992-03-02 |
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