JPH08110943A - アドレス発生装置及び画像処理装置 - Google Patents
アドレス発生装置及び画像処理装置Info
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- JPH08110943A JPH08110943A JP24516094A JP24516094A JPH08110943A JP H08110943 A JPH08110943 A JP H08110943A JP 24516094 A JP24516094 A JP 24516094A JP 24516094 A JP24516094 A JP 24516094A JP H08110943 A JPH08110943 A JP H08110943A
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Abstract
(57)【要約】
【目的】高速でメモリ効率が良く安価なメモリアドレス
発生装置を提供する。 【構成】１有効画素ラインの始まりと終わりを示す信号
／ＡＶＡにしたがって、カウンタ１は画素の同期信号Ｃ
ＬＫと同期してアドレスを出力する。このアドレスにし
たがって入力される画素はメモリに記憶される。有効ラ
インが１ライン終了すると、ＦＦ１２により、そのとき
のカウンタ１の値、すなわち最後のアドレスがラッチさ
れる。次のラインは、ＦＦ１２にラッチされた値を基
に、すなわち、直前のラインが記憶されたアドレスの直
後に記憶される。このようにして、メモリの使用効率を
高めることができ、また、回路技術によりアドレスの生
成が行なわれるため高速にアドレス生成を実行できる。
発生装置を提供する。 【構成】１有効画素ラインの始まりと終わりを示す信号
／ＡＶＡにしたがって、カウンタ１は画素の同期信号Ｃ
ＬＫと同期してアドレスを出力する。このアドレスにし
たがって入力される画素はメモリに記憶される。有効ラ
インが１ライン終了すると、ＦＦ１２により、そのとき
のカウンタ１の値、すなわち最後のアドレスがラッチさ
れる。次のラインは、ＦＦ１２にラッチされた値を基
に、すなわち、直前のラインが記憶されたアドレスの直
後に記憶される。このようにして、メモリの使用効率を
高めることができ、また、回路技術によりアドレスの生
成が行なわれるため高速にアドレス生成を実行できる。
Description
【０００１】
【産業上の利用分野】本発明は、例えば原稿画像データ
のメモリ割り付けを任意に設定できるアドレス発生装置
およびそれを用いた画像処理装置に関するものである。
のメモリ割り付けを任意に設定できるアドレス発生装置
およびそれを用いた画像処理装置に関するものである。
【０００２】
【従来の技術】ＣＣＤイメージセンサで読み取った原稿
を２値化したデジタル画像情報を光磁気ディスク等の記
憶媒体に記憶する画像処理装置等では、ＣＣＤイメージ
センサで読み取った原稿の画像データや記憶媒体から読
み出した画像データをディスプレイ装置に表示したり、
プリント装置にてプリント出力するために、原稿１ペー
ジ分の画像データを記憶するための半導体メモリ等で構
成されるメモリが必要である。
を２値化したデジタル画像情報を光磁気ディスク等の記
憶媒体に記憶する画像処理装置等では、ＣＣＤイメージ
センサで読み取った原稿の画像データや記憶媒体から読
み出した画像データをディスプレイ装置に表示したり、
プリント装置にてプリント出力するために、原稿１ペー
ジ分の画像データを記憶するための半導体メモリ等で構
成されるメモリが必要である。
【０００３】このメモリに記憶する画像データは、圧縮
等を行っていない上に、近年の画質向上のための高解像
度化により、画像のデータ量は非常に多い。よってメモ
リに効率よく記憶する必要がある。例えば、Ａ４（水平
２１０ｍｍ×垂直２９７ｍｍ）の原稿を解像度２００ｄ
ｐｉ（２００ドット／インチ）で読み取った場合の画像
データ量は約３．８×１０＾６ドット（水平１６５４ド
ット×垂直２３３９ドット）である（ここで記号“Ｘ＾
Ｙ”はＸのＹ乗を意味する）。これを、水平、垂直共に
２のｎ乗単位で割り付けると約８．４×１０＾６ドット
（水平２０４８ドット×垂直４０９６ドット）のメモリ
容量が必要であるため、メモリの使用効率は約４６％程
度しかない。そこでメモリの使用効率を上げるために、
画像データの水平、垂直方向の割り付けを原稿サイズに
あわせて任意に設定する様になった。上記の例ではメモ
リの割り付けを水平１６９６ドット×垂直２４７３ドッ
トにする事により、メモリ容量を半分の約４．２×１０
＾６ドット（使用効率約９２％）に減らすことができ、
メモリを効率良く使う事が可能である。
等を行っていない上に、近年の画質向上のための高解像
度化により、画像のデータ量は非常に多い。よってメモ
リに効率よく記憶する必要がある。例えば、Ａ４（水平
２１０ｍｍ×垂直２９７ｍｍ）の原稿を解像度２００ｄ
ｐｉ（２００ドット／インチ）で読み取った場合の画像
データ量は約３．８×１０＾６ドット（水平１６５４ド
ット×垂直２３３９ドット）である（ここで記号“Ｘ＾
Ｙ”はＸのＹ乗を意味する）。これを、水平、垂直共に
２のｎ乗単位で割り付けると約８．４×１０＾６ドット
（水平２０４８ドット×垂直４０９６ドット）のメモリ
容量が必要であるため、メモリの使用効率は約４６％程
度しかない。そこでメモリの使用効率を上げるために、
画像データの水平、垂直方向の割り付けを原稿サイズに
あわせて任意に設定する様になった。上記の例ではメモ
リの割り付けを水平１６９６ドット×垂直２４７３ドッ
トにする事により、メモリ容量を半分の約４．２×１０
＾６ドット（使用効率約９２％）に減らすことができ、
メモリを効率良く使う事が可能である。
【０００４】図４に１アドレス８ｂｉｔのメモリを用い
た時のメモリの割り付けの一例を示す。図４の（ａ）は
水平方向２０ドット、垂直方向３０ラインの原稿を１ラ
イン当たり３アドレス（最大２４ドット）を割り当てた
場合、（ｂ）は水平方向１３ドット、垂直方向３０ライ
ンの原稿を（ａ）と同じ１ライン当たり３アドレスを割
り当てた場合、（ｃ）は（ｂ）と同じ原稿を１ライン当
たり２アドレスを割り当てた場合を示す。
た時のメモリの割り付けの一例を示す。図４の（ａ）は
水平方向２０ドット、垂直方向３０ラインの原稿を１ラ
イン当たり３アドレス（最大２４ドット）を割り当てた
場合、（ｂ）は水平方向１３ドット、垂直方向３０ライ
ンの原稿を（ａ）と同じ１ライン当たり３アドレスを割
り当てた場合、（ｃ）は（ｂ）と同じ原稿を１ライン当
たり２アドレスを割り当てた場合を示す。
【０００５】図５には、メモリ部に入力されるシリアル
・ビデオインターフエース信号の一例を示す。／ＰＡＧ
Ｅ信号は原稿１ページの区間を示すページ区間信号で”
Ｈ”で無効、”Ｌ”で有効である。／ＨＳＹＮＣは水平
方向（１ライン）の同期を示す水平同期信号で”Ｌ”で
同期する。／ＡＶＡは水平方向（ライン）の画像データ
の有効区間を示す有効画素区間信号である。／ＤＡＴＡ
は画像データ、ＣＬＫは同期用のクロックである。な
お、本文においては、記号“／”が直前に付された信号
名は負論理を示すものとする。本発明のメモリアドレス
発生回路は、／ＰＡＧＥ，／ＨＳＹＮＣ，／ＡＶＡ，Ｃ
ＬＫの信号が入力され、／ＤＡＴＡ信号は本発明の回路
以外の回路にて使用するメモリのビット構成に応じてパ
ラレルデータ化してメモリに記憶する。又、／ＨＳＹＮ
Ｃ信号は、／ＡＶＡの先頭（立下り）に動期する。
・ビデオインターフエース信号の一例を示す。／ＰＡＧ
Ｅ信号は原稿１ページの区間を示すページ区間信号で”
Ｈ”で無効、”Ｌ”で有効である。／ＨＳＹＮＣは水平
方向（１ライン）の同期を示す水平同期信号で”Ｌ”で
同期する。／ＡＶＡは水平方向（ライン）の画像データ
の有効区間を示す有効画素区間信号である。／ＤＡＴＡ
は画像データ、ＣＬＫは同期用のクロックである。な
お、本文においては、記号“／”が直前に付された信号
名は負論理を示すものとする。本発明のメモリアドレス
発生回路は、／ＰＡＧＥ，／ＨＳＹＮＣ，／ＡＶＡ，Ｃ
ＬＫの信号が入力され、／ＤＡＴＡ信号は本発明の回路
以外の回路にて使用するメモリのビット構成に応じてパ
ラレルデータ化してメモリに記憶する。又、／ＨＳＹＮ
Ｃ信号は、／ＡＶＡの先頭（立下り）に動期する。
【０００６】図６に１９ビットカウンタを用いた水平ド
ット数×垂直ライン数が最大５２４，２８８の場合の従
来のアドレス発生回路を示す。図６において６０１は１
画素単位でカウントアップする１９ビットカウンタ、６
０２はライン先頭のカウンタ値ＣＮＴＱ３〜１８を有効
画素区間信号／ＡＶＡの先頭でラッチする１６ビットの
フリップフロップ、６０３はライン先頭カウンタ値ＨＴ
ＯＰ０〜１５に水平方向メモリ割り付け値ＨＷＩＤ０〜
１５を加算する１６ビットの加算器、６０４は水平同期
信号／ＨＳＹＮＣをクロックＣＬＫに立下りに同期する
フリップフロップ、６０５は有効画素区間信号／ＡＶＡ
をＣＬＫに立下り同期するフリップフロップ、６０６は
１ライン目のカウンタのロード値を”０”に制御するリ
セット付きフリップフロップ、６０７は１ライン目のカ
ウンタのロード値を１６ビット全て”０”にする２入力
ＡＮＤゲート１６個で構成されるＡＮＤゲート群、６０
８〜６１０はインバータゲート、６１５はＣＰＵからの
制御により水平方向メモリ割り付け値を設定するフリッ
プフロップである。
ット数×垂直ライン数が最大５２４，２８８の場合の従
来のアドレス発生回路を示す。図６において６０１は１
画素単位でカウントアップする１９ビットカウンタ、６
０２はライン先頭のカウンタ値ＣＮＴＱ３〜１８を有効
画素区間信号／ＡＶＡの先頭でラッチする１６ビットの
フリップフロップ、６０３はライン先頭カウンタ値ＨＴ
ＯＰ０〜１５に水平方向メモリ割り付け値ＨＷＩＤ０〜
１５を加算する１６ビットの加算器、６０４は水平同期
信号／ＨＳＹＮＣをクロックＣＬＫに立下りに同期する
フリップフロップ、６０５は有効画素区間信号／ＡＶＡ
をＣＬＫに立下り同期するフリップフロップ、６０６は
１ライン目のカウンタのロード値を”０”に制御するリ
セット付きフリップフロップ、６０７は１ライン目のカ
ウンタのロード値を１６ビット全て”０”にする２入力
ＡＮＤゲート１６個で構成されるＡＮＤゲート群、６０
８〜６１０はインバータゲート、６１５はＣＰＵからの
制御により水平方向メモリ割り付け値を設定するフリッ
プフロップである。
【０００７】ページ区間信号／ＰＡＧＥが無効”Ｈ”の
時は、インバータゲート６０９によりフリップフロップ
６０６をリセットするため、出力が”Ｌ”になる。／Ｐ
ＡＧＥ信号が有効”Ｌ”になると、フリップフロップ６
０６のリセットを解除する。次に水平同期信号／ＨＳＹ
ＮＣが入力（１クロック間”Ｌ”）すると、フリップフ
ロップ６０４にてクロックの立下りに同期させる。この
とき、フリップフロップ６０６の出力は”Ｌ”のため、
ＡＮＤゲート群６０７の出力ＣＮＴＤ３〜１８は全て”
Ｌ”である。よって次のクロックの立上りでカウンタ６
０１はａｌｌ”Ｌ”をロードする。有効画素区間信号／
ＡＶＡが有効”Ｌ”になると、インバータゲート６０８
で”Ｈ”反転し、フリップフロップ６０５でクロックの
立下りに同期され、フリップフロップ６０２にてカウン
タ出力値ＣＮＴＱ３〜１８を１ライン目の先頭カウンタ
値としてラッチする。
時は、インバータゲート６０９によりフリップフロップ
６０６をリセットするため、出力が”Ｌ”になる。／Ｐ
ＡＧＥ信号が有効”Ｌ”になると、フリップフロップ６
０６のリセットを解除する。次に水平同期信号／ＨＳＹ
ＮＣが入力（１クロック間”Ｌ”）すると、フリップフ
ロップ６０４にてクロックの立下りに同期させる。この
とき、フリップフロップ６０６の出力は”Ｌ”のため、
ＡＮＤゲート群６０７の出力ＣＮＴＤ３〜１８は全て”
Ｌ”である。よって次のクロックの立上りでカウンタ６
０１はａｌｌ”Ｌ”をロードする。有効画素区間信号／
ＡＶＡが有効”Ｌ”になると、インバータゲート６０８
で”Ｈ”反転し、フリップフロップ６０５でクロックの
立下りに同期され、フリップフロップ６０２にてカウン
タ出力値ＣＮＴＱ３〜１８を１ライン目の先頭カウンタ
値としてラッチする。
【０００８】次のクロックの立上りにてカウンタ６０１
は１画素毎に１ずつカウントする。／ＡＶＡが無効”
Ｈ”になるとフリップフロップ６０６の出力を”Ｈ”に
すると同時に、インバータゲート６０８にて”Ｌ”に反
転してフリップフロップ６０５にてクロックの立下りに
同期し、カウンタは停止する。２ライン目の水平同期信
号／ＨＳＹＮＣが入力されると、フリップフロップ６０
６の出力が”Ｈ”である。そのため、フリップフロップ
６０２の出力である１ライン目のライン先頭カウンタア
ドレス値ＨＴＯＰ０〜１５と、画像データ受信前に予め
ＣＰＵの制御によりフリップフロップ６１５に設定した
水平方向メモリ割り付け値ＨＷＩＤ０〜１５とを加算器
６０３で加算した次ライン先頭カウンタ値ＮＥＸＴＣＮ
Ｔ０〜１５が、そのままＡＮＤゲート群６０７の出力で
あるカウンタデータ値ＣＮＴＤ３〜１８に出力される。
次のクロックの立上りで、カウンタ６０１に１ラインメ
モリの先頭カウンタ値に水平方向メモリ割り付け値を加
えた値をロードする。／ＡＶＡが有効”Ｌ”になると、
この値よりカウントする。３ライン目以降も、２ライン
目と同じ様に動作する。尚、カウンタ６０１の出力ＣＮ
ＴＱ０〜１８は１画素毎に１ずつカウントアップする
が、本従来例ではメモリの１アドレス当たり８画素を割
り当てているため、メモリアドレスはＣＮＴＱ３〜１８
の１６ビットである。
は１画素毎に１ずつカウントする。／ＡＶＡが無効”
Ｈ”になるとフリップフロップ６０６の出力を”Ｈ”に
すると同時に、インバータゲート６０８にて”Ｌ”に反
転してフリップフロップ６０５にてクロックの立下りに
同期し、カウンタは停止する。２ライン目の水平同期信
号／ＨＳＹＮＣが入力されると、フリップフロップ６０
６の出力が”Ｈ”である。そのため、フリップフロップ
６０２の出力である１ライン目のライン先頭カウンタア
ドレス値ＨＴＯＰ０〜１５と、画像データ受信前に予め
ＣＰＵの制御によりフリップフロップ６１５に設定した
水平方向メモリ割り付け値ＨＷＩＤ０〜１５とを加算器
６０３で加算した次ライン先頭カウンタ値ＮＥＸＴＣＮ
Ｔ０〜１５が、そのままＡＮＤゲート群６０７の出力で
あるカウンタデータ値ＣＮＴＤ３〜１８に出力される。
次のクロックの立上りで、カウンタ６０１に１ラインメ
モリの先頭カウンタ値に水平方向メモリ割り付け値を加
えた値をロードする。／ＡＶＡが有効”Ｌ”になると、
この値よりカウントする。３ライン目以降も、２ライン
目と同じ様に動作する。尚、カウンタ６０１の出力ＣＮ
ＴＱ０〜１８は１画素毎に１ずつカウントアップする
が、本従来例ではメモリの１アドレス当たり８画素を割
り当てているため、メモリアドレスはＣＮＴＱ３〜１８
の１６ビットである。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来例では、記憶媒体に記憶された画像データは付帯情報
として画像の大きさの情報も記憶されているため、画像
データをメモリに受信する前に画像の水平方向のドット
数はわかるが、ＣＣＤイメージセンサで読み取った画像
データは、１ライン目の画像データを解析して水平方向
のドット数を算出する必要がある。水平方向メモリ割り
付け値を装置で処理できる最大の原稿の水平ドット数に
固定して用いる場合には、水平方向メモリ割り付け値
を、電源投入時等のシステム立ち上げ時に、一度ＣＰＵ
より設定してしまえば後は設定不要なため、ＣＣＤイメ
ージセンサで読み取った画像データを記録時の付帯情報
用として記録時の付帯情報用として、別の回路にて、１
ライン目の画像データより水平方向ドット数を算出する
のと同時に、画像データをリアルタイムでメモリに書き
込む事ができるが、次の画像データ受信前にメモリに書
き込まれた画像データを消去する必要があるため、画像
の大きさに関係なくメモリの全領域を消去し終わるまで
次の原稿をＣＣＤで読めないという欠点があった。
来例では、記憶媒体に記憶された画像データは付帯情報
として画像の大きさの情報も記憶されているため、画像
データをメモリに受信する前に画像の水平方向のドット
数はわかるが、ＣＣＤイメージセンサで読み取った画像
データは、１ライン目の画像データを解析して水平方向
のドット数を算出する必要がある。水平方向メモリ割り
付け値を装置で処理できる最大の原稿の水平ドット数に
固定して用いる場合には、水平方向メモリ割り付け値
を、電源投入時等のシステム立ち上げ時に、一度ＣＰＵ
より設定してしまえば後は設定不要なため、ＣＣＤイメ
ージセンサで読み取った画像データを記録時の付帯情報
用として記録時の付帯情報用として、別の回路にて、１
ライン目の画像データより水平方向ドット数を算出する
のと同時に、画像データをリアルタイムでメモリに書き
込む事ができるが、次の画像データ受信前にメモリに書
き込まれた画像データを消去する必要があるため、画像
の大きさに関係なくメモリの全領域を消去し終わるまで
次の原稿をＣＣＤで読めないという欠点があった。
【００１０】また、メモリの水平方向メモリ割り付けを
画像の大きさに応じて設定することにより、次の画像デ
ータ受信前にメモリの画像データのある範囲のみ消去す
るようにした場合には、ＣＣＤイメージセンサで読み取
った画像データの１ライン目のデータより別の回路にて
水平方向のドット数を算出してＣＰＵが本回路の水平方
向メモリ割り付けを設定するまで、メモリに画像データ
を受信しないように、数ライン分のバッファを設けて画
像データを遅らせる必要があるため、バッファメモリ及
びバッファメモリ制御回路が必要であったり、ＣＣＤイ
メージセンサからの画像データをリアルタイムで受信で
きないという欠点があり、高価なバッファメモリが必要
であったり、連続して原稿を読み取る場合の高速化の障
害となっていた。
画像の大きさに応じて設定することにより、次の画像デ
ータ受信前にメモリの画像データのある範囲のみ消去す
るようにした場合には、ＣＣＤイメージセンサで読み取
った画像データの１ライン目のデータより別の回路にて
水平方向のドット数を算出してＣＰＵが本回路の水平方
向メモリ割り付けを設定するまで、メモリに画像データ
を受信しないように、数ライン分のバッファを設けて画
像データを遅らせる必要があるため、バッファメモリ及
びバッファメモリ制御回路が必要であったり、ＣＣＤイ
メージセンサからの画像データをリアルタイムで受信で
きないという欠点があり、高価なバッファメモリが必要
であったり、連続して原稿を読み取る場合の高速化の障
害となっていた。
【００１１】本発明は上記従来例に鑑みてなされたもの
で、受信した０よりカウントする１ライン目の最後のメ
モリアドレスカウンタ値を水平方向画素数として用いて
水平方向メモリ割り付け値を算出する回路を設ける事に
より、ＣＰＵの制御無しに、リアルタイムで効率の良い
水平方向メモリ割り付けができる様にしたメモリアドレ
ス発生装置を提供することを目的とする。
で、受信した０よりカウントする１ライン目の最後のメ
モリアドレスカウンタ値を水平方向画素数として用いて
水平方向メモリ割り付け値を算出する回路を設ける事に
より、ＣＰＵの制御無しに、リアルタイムで効率の良い
水平方向メモリ割り付けができる様にしたメモリアドレ
ス発生装置を提供することを目的とする。
【００１２】また、前記メモリアドレス発生装置を用い
た画像処理装置を提供することを目的とする。
た画像処理装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】及び
【作用】上記目的を達成するために本発明のメモリアド
レス発生装置は次のような構成からなる。すなわち、画
像データを構成する画素を、所定方向に１ラインずつシ
リアルにアドレスづけるアドレス発生装置であって、画
素の入力に同期する同期信号に応じて、アドレス値を増
分して出力する増分手段と、前記所定方向について、１
ライン分の有効な画像データが終了した場合、前記増分
手段により出力されるアドレス値を記憶する記憶手段
と、該記憶手段により記憶されたアドレス値を基に、次
ラインの画素のアドレスを生成する次ラインアドレス生
成手段とを備える。
レス発生装置は次のような構成からなる。すなわち、画
像データを構成する画素を、所定方向に１ラインずつシ
リアルにアドレスづけるアドレス発生装置であって、画
素の入力に同期する同期信号に応じて、アドレス値を増
分して出力する増分手段と、前記所定方向について、１
ライン分の有効な画像データが終了した場合、前記増分
手段により出力されるアドレス値を記憶する記憶手段
と、該記憶手段により記憶されたアドレス値を基に、次
ラインの画素のアドレスを生成する次ラインアドレス生
成手段とを備える。
【００１４】さらに、上記目的を達成するために本発明
の画像処理装置は次のような構成からなる。すなわち、
画像データを画素毎に記憶するメモリを有する画像処理
装置であって、画像データを画素毎に入力する入力手段
と、画像データを記憶する記憶手段と、該入力手段によ
る画素の入力に同期する同期信号に応じて、アドレス値
を増分して出力する増分手段と、前記所定方向につい
て、１ライン分の有効な画像データが終了した場合、前
記増分手段により出力されるアドレス値を記憶する記憶
手段と、該記憶手段により記憶されたアドレス値を基
に、次ラインの画素のアドレスを生成する次ラインアド
レス生成手段とにより出力される値に基づいたアドレス
にしたがって、前記記憶手段により画素を記憶する手段
とを備える。
の画像処理装置は次のような構成からなる。すなわち、
画像データを画素毎に記憶するメモリを有する画像処理
装置であって、画像データを画素毎に入力する入力手段
と、画像データを記憶する記憶手段と、該入力手段によ
る画素の入力に同期する同期信号に応じて、アドレス値
を増分して出力する増分手段と、前記所定方向につい
て、１ライン分の有効な画像データが終了した場合、前
記増分手段により出力されるアドレス値を記憶する記憶
手段と、該記憶手段により記憶されたアドレス値を基
に、次ラインの画素のアドレスを生成する次ラインアド
レス生成手段とにより出力される値に基づいたアドレス
にしたがって、前記記憶手段により画素を記憶する手段
とを備える。
【００１５】
［実施例１］図１に本発明実施例であるメモリアドレス
発生回路のブロック図を示す。
発生回路のブロック図を示す。
【００１６】図１において１は１画素単位でカウントア
ップする１９ビットカウンタ、２はライン先頭のカウン
タ値ＣＮＴＱ３〜１８を有効画素区間信号／ＡＶＡの先
頭でラッチする１６ビットのフリップフロップ、３はラ
イン先頭カウンタ値ＨＴＯＰ０〜１５に水平方向メモリ
割り付け値ＨＷＩＤ０〜１５を加算する１６ビットの加
算器、４は水平同期信号／ＨＳＹＮＣをクロックＣＬＫ
に立下りに同期するフリップフロップ、５は有効画素区
間信号／ＡＶＡをＣＬＫに立下り同期するフリップフロ
ップ、６は１ライン目のカウンタのロード値を”０”に
制御するリセット付きフリップフロップ、７は１ライン
目のカウンタのロード値を１６ビット全て”０”にする
２入力ＡＮＤゲート１６個で構成されるＡＮＤゲート
群、８〜１０はインバータゲートである。１１は１ライ
ン目のみ”Ｌ”となるフリップフロップ６の出力信号を
クロックＣＬＫの立下りに同期させ、１ライン目の最終
カウンタ値のラッチ用クロックを出力するフリップフロ
ップ、１２は１ライン目の最終カウンタ値ＣＮＴＱ３〜
１８をラッチする１６ビットのフリップフロップ、１３
は最終カウンタ値ＨＥＮＤ０〜１５に１を加算して水平
方向１ラインのアドレス長を算出する１６ビットの加算
器である。
ップする１９ビットカウンタ、２はライン先頭のカウン
タ値ＣＮＴＱ３〜１８を有効画素区間信号／ＡＶＡの先
頭でラッチする１６ビットのフリップフロップ、３はラ
イン先頭カウンタ値ＨＴＯＰ０〜１５に水平方向メモリ
割り付け値ＨＷＩＤ０〜１５を加算する１６ビットの加
算器、４は水平同期信号／ＨＳＹＮＣをクロックＣＬＫ
に立下りに同期するフリップフロップ、５は有効画素区
間信号／ＡＶＡをＣＬＫに立下り同期するフリップフロ
ップ、６は１ライン目のカウンタのロード値を”０”に
制御するリセット付きフリップフロップ、７は１ライン
目のカウンタのロード値を１６ビット全て”０”にする
２入力ＡＮＤゲート１６個で構成されるＡＮＤゲート
群、８〜１０はインバータゲートである。１１は１ライ
ン目のみ”Ｌ”となるフリップフロップ６の出力信号を
クロックＣＬＫの立下りに同期させ、１ライン目の最終
カウンタ値のラッチ用クロックを出力するフリップフロ
ップ、１２は１ライン目の最終カウンタ値ＣＮＴＱ３〜
１８をラッチする１６ビットのフリップフロップ、１３
は最終カウンタ値ＨＥＮＤ０〜１５に１を加算して水平
方向１ラインのアドレス長を算出する１６ビットの加算
器である。
【００１７】ページ区間信号／ＰＡＧＥが無効”Ｈ”の
時は、インバータゲート９によりフリップフロップ６を
リセットするため、出力が”Ｌ”になる。／ＰＡＧＥ信
号が有効”Ｌ”になると、フリップフロップ６のリセッ
トを解除する。次に水平同期信号／ＨＳＹＮＣが入力
（１クロック間”Ｌ”）すると、フリップフロップ４に
てクロックの立下りに同期させる。このとき、フリップ
フロップ６の出力は”Ｌ”のため、ＡＮＤゲート群７の
出力ＣＮＴＤ３〜１８は全て”Ｌ”である。よって次の
クロックの立上りでカウンタ１はａｌｌ”Ｌ”をロード
する。有効画素区間信号／ＡＶＡが有効”Ｌ”になる
と、インバータゲート８で”Ｈ”に反転し、フリップフ
ロップ５でクロックの立下りに同期され、フリップフロ
ップ２にてカウンタ出力値ＣＮＴＱ３〜１８を１ライン
目の先頭カウンタ値としてラッチする。
時は、インバータゲート９によりフリップフロップ６を
リセットするため、出力が”Ｌ”になる。／ＰＡＧＥ信
号が有効”Ｌ”になると、フリップフロップ６のリセッ
トを解除する。次に水平同期信号／ＨＳＹＮＣが入力
（１クロック間”Ｌ”）すると、フリップフロップ４に
てクロックの立下りに同期させる。このとき、フリップ
フロップ６の出力は”Ｌ”のため、ＡＮＤゲート群７の
出力ＣＮＴＤ３〜１８は全て”Ｌ”である。よって次の
クロックの立上りでカウンタ１はａｌｌ”Ｌ”をロード
する。有効画素区間信号／ＡＶＡが有効”Ｌ”になる
と、インバータゲート８で”Ｈ”に反転し、フリップフ
ロップ５でクロックの立下りに同期され、フリップフロ
ップ２にてカウンタ出力値ＣＮＴＱ３〜１８を１ライン
目の先頭カウンタ値としてラッチする。
【００１８】次のクロックの立上りにてカウンタ１は１
画素毎に１ずつカウントする。
画素毎に１ずつカウントする。
【００１９】１ライン目の最後のデータが受信され、有
効画素区間信号／ＡＶＡが有効の”Ｌ”から無効”Ｈ”
に変化すると、フリップフロップ６の出力も”Ｌ”か
ら”Ｈ”に変化し、１ライン目の最終画素のカウンタ値
ＣＮＴＱ３〜１８をフリップフロップ１２にてラッチす
る。このラッチされた１ライン目の最終カウンタ値ＨＥ
ＮＤ０〜１５は０から始まるメモリのアドレス値である
から、１ラインのアドレス長より”１”少ない。よって
加算器１３にて１を加算する事により、水平方向メモリ
割り付け値ＨＷＩＤ０〜１５が得られる。この様に１ラ
イン目の最終カウンタ値ＨＥＮＤ０〜１５より得られた
水平方向割り付け値ＨＷＩＤ０〜１５に各ラインの先頭
カウンタ値ＨＴＯＰ０〜１５を加えたものを次のライン
受信時のカウンタのロード値（先頭カウンタ値）とする
事によりＣＰＵの制御無しに原稿毎に効率の良い水平方
向メモリ割り付けが可能となった。
効画素区間信号／ＡＶＡが有効の”Ｌ”から無効”Ｈ”
に変化すると、フリップフロップ６の出力も”Ｌ”か
ら”Ｈ”に変化し、１ライン目の最終画素のカウンタ値
ＣＮＴＱ３〜１８をフリップフロップ１２にてラッチす
る。このラッチされた１ライン目の最終カウンタ値ＨＥ
ＮＤ０〜１５は０から始まるメモリのアドレス値である
から、１ラインのアドレス長より”１”少ない。よって
加算器１３にて１を加算する事により、水平方向メモリ
割り付け値ＨＷＩＤ０〜１５が得られる。この様に１ラ
イン目の最終カウンタ値ＨＥＮＤ０〜１５より得られた
水平方向割り付け値ＨＷＩＤ０〜１５に各ラインの先頭
カウンタ値ＨＴＯＰ０〜１５を加えたものを次のライン
受信時のカウンタのロード値（先頭カウンタ値）とする
事によりＣＰＵの制御無しに原稿毎に効率の良い水平方
向メモリ割り付けが可能となった。
【００２０】図１に示したメモリアドレス発生回路を使
用した画像処理装置のブロック図を図８に示す。
用した画像処理装置のブロック図を図８に示す。
【００２１】図８において、８０１は読み取った原稿の
画像データをデジタル２値のシリアルデータにて１ライ
ンずつ出力するスキャナ、８０２は本発明の機能を有す
る回路で構成された、画像データを画像メモリ８０３に
書き込むべきアドレスを発生するアドレス発生部、８０
３は画像メモリを記憶する画像メモリ、８０４は画像メ
モリ８０３から画像データを読み出して表示部８０５ま
たはプリンタ８０６へと送出するための制御を行う読出
し制御部、８０５は画像データを表示する表示部、８０
６は画像データをプリント出力するプリンタ、８０７は
本装置の制御データ等を記憶する主メモリ、８０８は本
装置を制御するＣＰＵである。
画像データをデジタル２値のシリアルデータにて１ライ
ンずつ出力するスキャナ、８０２は本発明の機能を有す
る回路で構成された、画像データを画像メモリ８０３に
書き込むべきアドレスを発生するアドレス発生部、８０
３は画像メモリを記憶する画像メモリ、８０４は画像メ
モリ８０３から画像データを読み出して表示部８０５ま
たはプリンタ８０６へと送出するための制御を行う読出
し制御部、８０５は画像データを表示する表示部、８０
６は画像データをプリント出力するプリンタ、８０７は
本装置の制御データ等を記憶する主メモリ、８０８は本
装置を制御するＣＰＵである。
【００２２】ＣＰＵ８０８の制御により原稿をスキャナ
８０１で１ラインずつ読み取りながら、シリアルで画像
データを出力する。アドレ発生部８０２では、画像デー
タと共に出力された各ラインの先頭データに同期して出
力される／ＨＳＹＮＣ信号、画像データの有効範囲を示
す／ＡＶＡ信号、原稿１ページ分を示す／ＰＡＧＥ信号
及び画像データ１画素と同じ周期のＣＬＫ信号により、
ＣＰＵ８０８の制御無しに図１に示す様な回路にて画像
データを画像メモリ８０３に書き込むべきアドレスを発
生して、画像データを画像メモリ８０３に記憶させる。
８０１で１ラインずつ読み取りながら、シリアルで画像
データを出力する。アドレ発生部８０２では、画像デー
タと共に出力された各ラインの先頭データに同期して出
力される／ＨＳＹＮＣ信号、画像データの有効範囲を示
す／ＡＶＡ信号、原稿１ページ分を示す／ＰＡＧＥ信号
及び画像データ１画素と同じ周期のＣＬＫ信号により、
ＣＰＵ８０８の制御無しに図１に示す様な回路にて画像
データを画像メモリ８０３に書き込むべきアドレスを発
生して、画像データを画像メモリ８０３に記憶させる。
【００２３】アドレス発生部８０２で得られた水平方向
１ラインのメモリアドレス長の値はＣＰＵ８０８より読
取ることが可能である。表示またはプリントする場合に
は、ＣＰＵ８０８の制御により読出し制御部８０４を起
動して、アドレス発生部８０２からの水平方向１ライン
のメモリアドレス長ＨＷＩＤ０〜１５の値を基に、読出
しアドレスを発生して画像メモリ８０３から記憶された
画像データを読み出して表示部８０５またはプリンタ８
０６に送り、表示またはプリントを行う。
１ラインのメモリアドレス長の値はＣＰＵ８０８より読
取ることが可能である。表示またはプリントする場合に
は、ＣＰＵ８０８の制御により読出し制御部８０４を起
動して、アドレス発生部８０２からの水平方向１ライン
のメモリアドレス長ＨＷＩＤ０〜１５の値を基に、読出
しアドレスを発生して画像メモリ８０３から記憶された
画像データを読み出して表示部８０５またはプリンタ８
０６に送り、表示またはプリントを行う。
【００２４】図８の構成により、本実施例のアドレス発
生装置により発生したアドレスのメモリセルをアクセス
することで、画像スキャナと画像メモリ、表示部と画像
メモリ、印刷部と画像メモリ間の画像データのやりとり
が、ＣＰＵの制御無しに可能になった。これにより、画
像データのアドレスの発生が高速に行えるため、メモリ
のアクセスが高速になる。また、アドレス発生装置の論
理を、メモリを効率良く使用するように組み立てても速
さを失わないため、高速さと効率の良さとを両立でき
る。 ［実施例２］前記実施例は、水平方向メモリ割り付けを
１アドレス（１バイト＝８画素）単位に設定する最も基
本的な回路を、２^ｎアドレス（２^ｎバイト＝８×２^
ｎ 画素）単位の任意な値に設定できる様にした回路を
図２に示す。１４は１６個の２入力ＯＲで構成されるＯ
Ｒ群で、ＨＰＡＣ０〜１５の信号は水平方向メモリ割り
付けの最小単位を設定する信号で図７の表の様に設定す
る。
生装置により発生したアドレスのメモリセルをアクセス
することで、画像スキャナと画像メモリ、表示部と画像
メモリ、印刷部と画像メモリ間の画像データのやりとり
が、ＣＰＵの制御無しに可能になった。これにより、画
像データのアドレスの発生が高速に行えるため、メモリ
のアクセスが高速になる。また、アドレス発生装置の論
理を、メモリを効率良く使用するように組み立てても速
さを失わないため、高速さと効率の良さとを両立でき
る。 ［実施例２］前記実施例は、水平方向メモリ割り付けを
１アドレス（１バイト＝８画素）単位に設定する最も基
本的な回路を、２^ｎアドレス（２^ｎバイト＝８×２^
ｎ 画素）単位の任意な値に設定できる様にした回路を
図２に示す。１４は１６個の２入力ＯＲで構成されるＯ
Ｒ群で、ＨＰＡＣ０〜１５の信号は水平方向メモリ割り
付けの最小単位を設定する信号で図７の表の様に設定す
る。
【００２５】例えば、水平方向メモリ割り付け単位を４
アドレス単位（３２画素）とした場合、図７によりＨＰ
ＡＣ０〜１５の値として（３）ｈｅｘをＣＰＵまたはス
イッチ等の手段により予め設定しておくと、フリップフ
ロップ１２でラッチした１ライン目の最終カウンタ値Ｈ
ＥＮＤ０〜１５の下位２ビットであるＨＥＮＤ０，１が
ＯＲゲート群１４により”Ｈ”となるため、加算器１３
の出力は必ず２^２＝４アドレス（３２画素）単位の水
平方向メモリカウンタ値が得られる。
アドレス単位（３２画素）とした場合、図７によりＨＰ
ＡＣ０〜１５の値として（３）ｈｅｘをＣＰＵまたはス
イッチ等の手段により予め設定しておくと、フリップフ
ロップ１２でラッチした１ライン目の最終カウンタ値Ｈ
ＥＮＤ０〜１５の下位２ビットであるＨＥＮＤ０，１が
ＯＲゲート群１４により”Ｈ”となるため、加算器１３
の出力は必ず２^２＝４アドレス（３２画素）単位の水
平方向メモリカウンタ値が得られる。
【００２６】このように、メモリ構成が、１アドレス当
たり１６ビットや３２ビットの多ビット構成の場合にも
対応できる。よってメモリをＣＰＵから直接アクセスす
るような構成の場合において、使用するＣＰＵのデータ
ビット数が８ビット以外の１６ビットや３２ビット等の
いずれにおいても対応できるのが特徴である。 ［実施例３］実施例２の回路を簡素化したものを図３に
示す。
たり１６ビットや３２ビットの多ビット構成の場合にも
対応できる。よってメモリをＣＰＵから直接アクセスす
るような構成の場合において、使用するＣＰＵのデータ
ビット数が８ビット以外の１６ビットや３２ビット等の
いずれにおいても対応できるのが特徴である。 ［実施例３］実施例２の回路を簡素化したものを図３に
示す。
【００２７】カウンタ１は１ライン受信後はそのライン
の最後のカウンタ値で停止しているため、そのカウンタ
値ＣＮＴＱ３〜１８をＯＲゲート群１４で図７の表に従
って任意の水平方向メモリ割り付け単位になるような値
にし、その値に加算器３で”１”を加算したものを次の
ラインの先頭カウンタ値としてロードする。
の最後のカウンタ値で停止しているため、そのカウンタ
値ＣＮＴＱ３〜１８をＯＲゲート群１４で図７の表に従
って任意の水平方向メモリ割り付け単位になるような値
にし、その値に加算器３で”１”を加算したものを次の
ラインの先頭カウンタ値としてロードする。
【００２８】実施例２の図２の１６ビットのフリップフ
ロップ２，１２や１６ビットの加算器３が不要なため、
前記実施例に比べて回路構成が簡単に成るのが特徴であ
る。
ロップ２，１２や１６ビットの加算器３が不要なため、
前記実施例に比べて回路構成が簡単に成るのが特徴であ
る。
【００２９】但し、前記実施例のように、１ラインの画
素数ＨＥＮＤ０〜１５の値や、水平方向メモリ割り付け
値ＨＷＩＤ０〜１５の値がないため、他の手段にて１ラ
インの画素数を検出できる場合に有効である。
素数ＨＥＮＤ０〜１５の値や、水平方向メモリ割り付け
値ＨＷＩＤ０〜１５の値がないため、他の手段にて１ラ
インの画素数を検出できる場合に有効である。
【００３０】なお、上記実施例２及び実施例３に関して
も、実施例１と同様に図８の構成により画像処理装置を
構成することができる。
も、実施例１と同様に図８の構成により画像処理装置を
構成することができる。
【００３１】さらに、本発明は、複数の機器から構成さ
れるシステムに適用しても１つの機器から成る装置に適
用しても良い。また、本発明は、システム或は装置にプ
ログラムを供給することによって達成される場合にも適
用できることはいうまでもない。
れるシステムに適用しても１つの機器から成る装置に適
用しても良い。また、本発明は、システム或は装置にプ
ログラムを供給することによって達成される場合にも適
用できることはいうまでもない。
【００３２】
【発明の効果】以上説明したように、本発明に係るアド
レス発生装置は、画像メモリの水平方向メモリ割り付け
を受信した画像の水平方向の画素数より自動的に割り付
けるような回路を設ける事により、ＣＰＵ処理の低減化
が可能であり、ＣＰＵの負荷を低減できる。また、高価
なラインバッファメモリ等を用いる事なく、安価な一般
ＩＣのみで回路を構成できるため、本回路追加による装
置全体の価格上昇への影響が小さく、また、リアルタイ
ムで効率良くメモリに書き込めるため、特に、連続動作
時の高速化が可能である。
レス発生装置は、画像メモリの水平方向メモリ割り付け
を受信した画像の水平方向の画素数より自動的に割り付
けるような回路を設ける事により、ＣＰＵ処理の低減化
が可能であり、ＣＰＵの負荷を低減できる。また、高価
なラインバッファメモリ等を用いる事なく、安価な一般
ＩＣのみで回路を構成できるため、本回路追加による装
置全体の価格上昇への影響が小さく、また、リアルタイ
ムで効率良くメモリに書き込めるため、特に、連続動作
時の高速化が可能である。
【００３３】また、本発明に係る画像処理装置は、高速
で高効率に画像メモリへのアクセスが可能であるという
効果がある。
で高効率に画像メモリへのアクセスが可能であるという
効果がある。
【００３４】
【図１】第１の実施例のアドレス発生回路の回路図であ
る。
る。
【図２】第２の実施例のアドレス発生回路の回路図であ
る。
る。
【図３】第３の実施例のアドレス発生回路の回路図であ
る。
る。
【図４】メモリ割り付けの一例を示す概要図である。
【図５】シリアルビデオインターフエースのタイムチャ
ートである。
ートである。
【図６】従来の回路図である。
【図７】第２実施例のＨＰＡＣ０〜１５の設定値一覧表
を示す図である。
を示す図である。
【図８】実施例の画像処理装置のブロック図である。
１ １９ビットカウンタ ２，１２，１５ １６ビットフリップフロップ ３，１３ １６ビット加算器 ４，５，１１ フリップフロップ ６ リセット付フリップフロップ ７ ２入力ＡＮＤゲート１６個で構成されるＡＮＤゲー
ト群 ８〜１０ インバータゲート １４ ２入力ＯＲゲート１６個で構成されるＯＲゲート
群
ト群 ８〜１０ インバータゲート １４ ２入力ＯＲゲート１６個で構成されるＯＲゲート
群
Claims (5)
- 【請求項１】 画像データを構成する画素を、所定方向
に１ラインずつシリアルにアドレスづけるアドレス発生
装置であって、 画素の入力に同期する同期信号に応じて、アドレス値を
増分して出力する増分手段と、 前記所定方向について、１ライン分の有効な画像データ
が終了した場合、前記増分手段により出力されるアドレ
ス値を記憶する記憶手段と、 該記憶手段により記憶されたアドレス値を基に、次ライ
ンの画素のアドレスを生成する次ラインアドレス生成手
段と、を備えることを特徴とするアドレス発生装置。 - 【請求項２】 前記次ラインアドレス生成手段は、前記
記憶手段に記憶されたアドレス値を基に、２の冪乗を単
位として次ラインの画素のアドレスを生成することを特
徴とするアドレス発生装置。 - 【請求項３】 前記増分手段は、前記同期信号に同期し
て１ずつアドレス値を増分するカウンタ回路であること
を特徴とする請求項１記載のアドレス発生装置。 - 【請求項４】 前記記憶手段は、１ライン分の有効なデ
ータが終了したことを示す信号に同期して前記増分手段
の出力値を記憶するラッチ回路であることを特徴とする
請求項１記載のアドレス発生装置。 - 【請求項５】 画像データを画素毎に記憶するメモリを
有する画像処理装置であって、 画像データを画素毎に入力する入力手段と、 画像データを記憶する記憶手段と、 該入力手段による画素の入力に同期する同期信号に応じ
て、アドレス値を増分して出力する増分手段と、 前記所定方向について、１ライン分の有効な画像データ
が終了した場合、前記増分手段により出力されるアドレ
ス値を記憶する記憶手段と、 該記憶手段により記憶されたアドレス値を基に、次ライ
ンの画素のアドレスを生成する次ラインアドレス生成手
段とにより出力される値に基づいたアドレスにしたがっ
て、前記記憶手段により画素を記憶する手段と、を備え
ることを特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24516094A JPH08110943A (ja) | 1994-10-11 | 1994-10-11 | アドレス発生装置及び画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24516094A JPH08110943A (ja) | 1994-10-11 | 1994-10-11 | アドレス発生装置及び画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08110943A true JPH08110943A (ja) | 1996-04-30 |
Family
ID=17129512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24516094A Withdrawn JPH08110943A (ja) | 1994-10-11 | 1994-10-11 | アドレス発生装置及び画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08110943A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2509169A (en) * | 2012-12-21 | 2014-06-25 | Displaylink Uk Ltd | Management of Memory for Storing Display Data |
-
1994
- 1994-10-11 JP JP24516094A patent/JPH08110943A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2509169A (en) * | 2012-12-21 | 2014-06-25 | Displaylink Uk Ltd | Management of Memory for Storing Display Data |
| US9947298B2 (en) | 2012-12-21 | 2018-04-17 | Displaylink (Uk) Limited | Variable compression management of memory for storing display data |
| GB2509169B (en) * | 2012-12-21 | 2018-04-18 | Displaylink Uk Ltd | Management of memory for storing display data |
| GB2556743A (en) * | 2012-12-21 | 2018-06-06 | Displaylink Uk Ltd | Management of memory for storing display data |
| GB2556743B (en) * | 2012-12-21 | 2018-12-05 | Displaylink Uk Ltd | Management of memory for storing display data |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |