KR930006938B1

KR930006938B1 - 팩시밀리에 있어서 화상신호의 원고 크기 확대회로

Info

Publication number: KR930006938B1
Application number: KR1019910006428A
Authority: KR
Inventors: 이홍직; 박용우
Original assignee: 삼성전자 주식회사; 정용문
Priority date: 1991-04-22
Filing date: 1991-04-22
Publication date: 1993-07-24
Also published as: KR920020923A

Abstract

내용 없음.

Description

팩시밀리에 있어서 화상신호의 원고 크기 확대회로

제1도는 종래의 회로도.

제2도는 본 발명에 따른 블럭도.

제3도는 제2도의 확대부의 내부 구성도.

제4도는 제3도의 수직 확대 카운트부(301)의 구체 회로도.

제5도는 제4도의 동작 파형도.

제6도는 제3도의 수평 확대 카운트부(301)의 구체회로도.

제7도는 제6도의 동작 파형도.

제8도는 제2도의 DMA정합부(206)의 구체 회로도.

본 발명은 팩시밀리에 있어서 화상신호의 원고 사이즈 확대회로에 관한 것이다.

종래 팩시밀리에서 화상원고 사이즈 확대방법은 제1도와 같은 구성회로에 의해 스케너(101)에서 읽은 화상데이타를 메모리(104)에 저장한후 제어클럭부(102)의 제어클럭에 따라 CPU(103)의 제어에 의해 소프트웨어적으로 처리하여 왔었다.

그러나 스케너(101)에서 읽은 데이타를 CPU(103)에서 소프트웨어적으로 확대를 행할시 CPU(103)에 로드가 많이 걸리고, 처리시간도 길어지며, 또한 하드웨어적 롬을 갖고 처리하는 경우 외부에 메모리를 구성시켜야 하므로 원가 상승의 요인이 되어 왔었다.

따라서 본 발명의 목적은 화상 원고 확대 방식을 모드에 따라 하드웨어적으로 실현할 수 있는 회로를 제공함에 있다.

본 발명의 다른 목적은 수평은 소프트웨어적으로 하고, 수직은 하드웨어적으로실현하여 CPU의 소프트웨어 로드를 줄이고 시간 또한 단축할 수 있었으며 게이트 어레이를 이용한 칩설계를 단순화시킬 수 있는 회로를 제공함에 있다.

제2도는 본 발명에 따른 블럭도로서, 화상을 독취하는 스케너(201)와, 상기 스케너(201)에 제어클럭신호() 및 각부 제어클럭을 제공하는 스케너 클럭 발생부(203)와, DMA 제어 신호 및 모드 제어신호를 발생하는 CPU(208)와 상기 CPU(208)의 출력 어드레서 신호를 받아 모드 선택신호를 발생하는 모드 선택부(204)와, 상기 모드 선택부(204)의 모드 선택신호 및 스케너 클럭 발생부(203)의 페이지 시작 신호() 클럭 신호를 받아 확대 클럭신호를 발생하는 확대 카운터부(202)와, 상기 확대 카운터부(202)의 출력 리세트 신호(RCLK) 및 인서터신호(INSERT)를 논리합하여 마스터클럭(MCLK)을 발생하는 오아게이트(205)와 상기 마스터 클럭신호(MCLK)를 받고 상기 CPU(208)의 메모리 다이렉터 억세스 요구신호 및 응답 신호에 따라 상기 스케너(201)의 스켄 직렬 데이타를 받아 페이지 메모리(207)로 직접 억세스하는 DMA 정합부(206)로 구성된다.

제3도는 제2도의 확대카운터부(202)의 구체 블럭도로서, 제1,2클럭단(CLK1,CLK2)의 클럭과 제어신호()를 받아 카운트하여 마스터 클럭신호를 발생하는 수평 확대 카운터부(301)와, 상기 제2클럭단(CLK2)의 클럭과 제어신호() 및 페이지시작신호()를 받아 카운트하여 풀링 신호(polling)를 발생하는 수직 확대 카운트부(302)로 구성된다.

제4도는 제3도의 수직 확대 카운터(302)의 구체회로도이고 제5도는 제4도의 각부 동작 파형도이다.

제6도는 제3도의 수평 확대 카운터(301)의 구체회로도이고, 제7도는 제6도의 각부 동작 파형도이다.

제8도는 제2도의 DMA정합부(206)의 구체회로도로써, 스케너(201)로 부터 출력되는 직렬데이타를 클럭간(CLK)의 클럭신호에 따라 병렬로 변환하는 직병렬 변환기(81)와 상기 클럭단(CLK)의 클럭을 카운트하여 카운터(83)와, 상기 카운터(83)의 출력에 따라 상기 직병렬 변환기(81)의 출력데이타를 래치하는 래치(82)와, 상기 카운터(83)의 출력을 래치하여 CPU(208)의 DMA요구(DMARQ) 및 DMA인식(신호를 발생하는 디플립플롭(84)로 구성된다.

따라서 본 발명의 구체적 일실시예를 제2도∼제8도를 참조하여 상세히 설명하면 본 발명은 수평부와 수직부로 구성되어 있다.

수평부는 제2도와 같이 스케너(201)에서 독취된 화상데이타를 확대카운터부(202)에서 해당 확대율에 따라 확대때의 클럭을 한개 더 추가함에 의해서 확대를 가능케하는 기능과 확대된 데이타를 고속으로 페이지 메모리(207)에서 저장하기 위한 DMA정합부(206) 및 모드 선택이 가능한 모드선택부(204)로 구성되어 있고, 수직부는 해당 확대율에 따라 확대일때의 클럭을 CPU(208)로 전송하면 S/W적으로 확대한다.

제2도와 같이 일차적으로 원고 사이즈 확대와 관련되어 있는 부분은 스케너 클럭 발생부(203)에서 발생된 제어 클럭(CLK1,CLK2)과, 라인별 스켄 시작을 알려주는(End of Line) 신호에 의해서 출력되는 직렬 화상 데이타의 원고 사이즈 확대하는데, 여기서 해당 확대 카운터부(202)에서 확대율에 따라 클럭을 추가시킴으로 확대가 가능토록 해 주었다.

구성은 확대 카운터부(202)와 확대된 화상 데이타를 고속으로 페이지 메모리(207)에 저장키 위한 DMA(Direct Memory Access) 정합부(206)와 A4에서 B4로, B4에서 A3로, A4에서 A3로 원고 size확대가 가능한 모드 선택부(204)등으로 구성되어 있다.

확대 카운터부(202)는 상기 3가지 모드 선택에 따라 동작이 될 수 있도록 설계되었으며 확대시 수평과 수직을 모두 고려하여야 하며, 여기서 수평의 확대 변환비율에 따라서 그 값을 수직 확대 변화에도 그대로 적용시킴에 따라 확대에 따른 원화질이 찌그러지지 않고 같은 비율로 확대가 되므로써 화질이 저하되지 않도록 하였다.

확대에 관련된 A4, B4 및 A3 사이즈 원고의 라인당 수평 픽셀수와 라인수에 대한 값은 하기 표 1과 같다.

[표 1]

먼저 A4사이즈와 B4사이즈간 수평확대 변화율은이지만 β=1.18로 근사치를 선택하면 59개의 A4 사이즈내의 픽셀을 68개로 확대 변환시켜주므로써 B4 사이즈로 확대가 될 수 있으며, 이는 확대 카운터부(202)에서 7개 픽셀을 8개, 6개 픽셀을 7개, 7개 픽셀을 8개, 8개의 픽셀을 7개, 7개 픽셀을 8개, 6개 픽셀을 7개, 7개 픽셀을 8개, 6개의 픽셀을 7개, 7개 픽셀을 8개로 바라는 것을 주기적으로 하도록 설계함으로서 확대가 가능토록 하였다.

또한, 수직 확대인 경우엔이 되는데 이경우도 β=1.18로 수평 축소 비율로 같이 선택함으로써 축소시 원화질이 찌그러지지 않도록 하였다.

B4와 A3의 변화율은로 A4와 B4간의 변환율과 같이 하였으며, A4와 A3간의 변환율은1.4이 되며 2픽셀이 3개, 3개의 픽셀이 4개로 바꾸는 것을 주기적으로 하도록 설계함으로써 확대가 가능하다.

먼저 수평 확대를 위한 수평 확대 카운터부(302)에 대한 논리회로도는 제6도와 같다.

파워 온 리세트()신호에 의해서 내부 D플립플롭(DF11-DF18)개중 DF11,12 및 13의 출력단(Q0-Q2)은 "하이", "로우" "로우"로 되며, 나머지 D플립플롭(DF14∼DF18)의 출력단(Q3∼Q7)은 모두 "로우"가 된다.

그후 스케너(201)에서 출력되는 화상 데이타와 동기가 되어서 발생되는 클럭(CLK1) 신호를 이용하여 확대가 이루어지도록 한다.

제6도의 D플립플롭(DF11-DF18)이 처음에 7진 카운터로 동작되기 위하여 출력단(Q0),(Q1) 및 (Q2)가 모두 "하이"가 되는 순간에 D플립플롭(DF14)에서 2배 높은 클럭(CLK2)으로 쉬프트시켜서 D플립플롭(DF14)의 출력단(Q3)이 "하이"가 되고, 다음 D플립플롭(DF15-DF18)의 카운터중 D플립플롭(DF15)의 출력단(Q4)은 "하이"값에 의해 D플립플롭(DF11-DF13)의 출력단(Q0-Q2)이 "로우" "하이" 및 "로우"에 의해 6진 카운터가 선택된다.

결국 이러한 카운터로 7,6,7,6,7,6,7,6,7주기로 동작하고, 주기를 타는 클럭의 지점에서 클럭단(CLK1)의 2배인 클럭인 클럭단(CLK2)의 2개 클럭이 삽입된다.

상기한 방식으로 한 라인분의 픽셀데이타의 확대 변환이 이루어지며 이때 상기 카운터에 필요한 로드값은 디플립플롭(DF15)이 "10101010"을 주기로 발생되도록 하였다.

상기 기능에 대한 세부적인 타이밍도는 제7도와 같다.

또한 제4도의 폴링(polling) 신호를 CPU(208)가 주기적으로 폴링하여 이 신호가 "하이"가 된 경우를 인식하여 바로전의 스켄화 화상 라인 데이타를 한번더 반복 출력시키는 방법으로 확대하면 된다. 수직 확대의 타이밍은 제5도와 같으며, 최종 확대 카운터부(202) 내부 회로도는 제3도와 같다.

제2도에서와 같이 확대율에 따라 클럭단(CLK1)을 확대한 메인클럭(MCLK)으로 DMA처리를 하여 고속으로 페이지 메모리(207)에 라이트를 할 수 있도록 한다.

그후 페이지 메모리(207)에 라이트된 전체 데이타를 압축하여 모뎀을 통하여 전송하든지 할 수 있으며 DMA처리단을 거치기전인 스켄 직렬 화상 데이타와 MCLK를 이용하여 TPH(Therwal Printer Head)부로 전송시켜 프린터가 되도록 한다. 여기서 DMA정합부(206)는 확대된 클럭을 이용하여 8비트씩 데이타를 모아서 DMA를 요구하여 페이지 메모리(207)에 라이트가 가능토록 해주며, 관련된 DMA정합부 내부 구성도는 제8도와 같다.

상술한 바와 같이 기존의 원고 size 확대 방식은 s/w로 처리함으로써 CPU에 로드가 많이 걸렸고, 또한 H/W로 구현한 경우엔 외부에 ROM 데이타를 갖고 실현함으로써 외부 ROM이 필요하였다. 이를 수직은 s/w수평은 h/w로 실현함으로써 s/w로드를 줄이고 시간 또한 단축할 수 있었으며 게이트 어레이를 이용한 칩 설계도 간단히 할 수 있다.

Claims

팩시밀리에 있어서 화상신호의 원고 크기 확대 회로에 있어서, 화상을 독취하는 스케너(201)와, 상기 스케너(201)에 제어클럭신호(EOL) 및 각부 제어클럭을 제공하는 스케너 클럭 발생부(203)와, DMA제어신호 및 모드 제어신호를 발생하는 CPU(208)와, 상기 CPU(208)의 출력 어드레스 신호를 받아 모드 선택신호를 발생하는 모드 선택부(204)와, 상기 모드 선택부(204)의 모드 선택신호 및 스케너 클럭발생부(203)의 페이지 시작 신호(PAGESTART) 클럭신호를 받아 확대 클럭신호를 발생하는 확대 카운터부(202)와, 상기 확대 카운터부(202)의 출력 리세트 신호(RCLK) 및 인서터신호(INSERT)를 논리합하여 마스터클럭(MCLK)을 발생하는 오아게이트(205)와, 상기 마스터 클럭신호(MCLK)를 받고 상기 CPU(208)의 메모리 다이렉터 억세스 요구신호 및 응답 신호에 따라 상기 스케너(201)의 스켄 직렬 데이타를 받아 페이지 메모리(207)로 직접 억세스하는 DMA정합부(206)로 구성됨을 특징으로 하는 회로.
제1항에 있어서, 확대카운터부(202)가 제1,2클럭단(CLK1,CLK2)의 클럭과 제어신호(EOL)를 받아 카운트하여 마스터 클럭신호를 발생하는 수평 확대 카운터부(301)와, 상기 제2클럭단(CLK2)의 클럭과 제어신호(EOL) 및 페이지시작신호(PGSTART)를 받아 카운트하여 풀릴 신호를 발생하는 수직 확대 카운트부(302)로 구성됨을 특징으로 하는 회로.
제1항에 있어서, DMA정합부(206)가 스케너(201)로 부터 출력되는 직렬데이타를 클럭간(CLK)의 클럭 신호에 따라 병렬로 변환하는 직병렬 변환기(81)와, 상기 클럭단(CLK)의 클럭을 카운트하여 카운터(83)와, 상기 카운터(83)의 출력에 따라 상기 직병렬 변환기(81)의 출력데이타를 래치하는 래치(82)와, 상기 카운터(83)의 출력을 래치하여 CPU(208)의 DMA요구(DMARQ) 및 DMA인식(DMACK) 신호를 발생하는 디플립플롭(84)로 구성됨을 특징으로 하는 회로.