JPH0622122A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPH0622122A JPH0622122A JP4173244A JP17324492A JPH0622122A JP H0622122 A JPH0622122 A JP H0622122A JP 4173244 A JP4173244 A JP 4173244A JP 17324492 A JP17324492 A JP 17324492A JP H0622122 A JPH0622122 A JP H0622122A
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- JP
- Japan
- Prior art keywords
- data
- shift register
- latch
- counter
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 238000006243 chemical reaction Methods 0.000 abstract description 33
- 238000000034 method Methods 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000012856 packing Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Abstract
(57)【要約】
【目的】 カウンタ、シフトレジスタ、ラッチ回路とい
った安価で簡易な回路構成で、拡大、縮小といった解像
度変換を実現する画像処理装置の提供を目的とする。 【構成】 クロック１００ａに同期してシリアルデータ
１００ｂを入力し、パラレルデータ１０１ａに変換し、
出力するシフトレジスタ１００と前記クロック１００ａ
を計数し、所定数のクロックを計数する毎にラッチパル
ス１０３ｂを送出するカウンタと、カウンタからのラッ
チパルスに基づき前記シフトレジスタ１００からの出力
するパラレルデータ１０１ａをシフトレジスタからのデ
ータ数とは異なる数のデータ１０１ｂに変換しラッチす
るラッチ回路１０１から構成される。
った安価で簡易な回路構成で、拡大、縮小といった解像
度変換を実現する画像処理装置の提供を目的とする。 【構成】 クロック１００ａに同期してシリアルデータ
１００ｂを入力し、パラレルデータ１０１ａに変換し、
出力するシフトレジスタ１００と前記クロック１００ａ
を計数し、所定数のクロックを計数する毎にラッチパル
ス１０３ｂを送出するカウンタと、カウンタからのラッ
チパルスに基づき前記シフトレジスタ１００からの出力
するパラレルデータ１０１ａをシフトレジスタからのデ
ータ数とは異なる数のデータ１０１ｂに変換しラッチす
るラッチ回路１０１から構成される。
Description
【０００１】
【産業上の利用分野】本発明はプリンタ、ファクシミ
リ、複写機、スキャナ等の画像処理装置に関し、特に入
力画像データの拡大、縮小といった解像度変換が可能な
画像処理装置に関する。
リ、複写機、スキャナ等の画像処理装置に関し、特に入
力画像データの拡大、縮小といった解像度変換が可能な
画像処理装置に関する。
【０００２】
【従来の技術】従来より、前述した画像処理装置におい
ては入力画像データの拡大、縮小といった解像度を変換
する方法として、入力画像データをページ単位又はライ
ン単位で１度メモリに格納した後、メモリからの画像デ
ータの読み出しアドレスを制御することで、拡大及び縮
小を実現することが知られている。つまり、この場合読
み出しアドレスを重複させることで拡大が又、読み出し
アドレスを間引くことで縮小が可能である。
ては入力画像データの拡大、縮小といった解像度を変換
する方法として、入力画像データをページ単位又はライ
ン単位で１度メモリに格納した後、メモリからの画像デ
ータの読み出しアドレスを制御することで、拡大及び縮
小を実現することが知られている。つまり、この場合読
み出しアドレスを重複させることで拡大が又、読み出し
アドレスを間引くことで縮小が可能である。
【０００３】
【発明が解決しようとしている課題】しかしながら、前
述した解像度変換方法によると、解像度変換のために１
ページまたは１ラインのメモリが必要であったり、又メ
モリからの読み出しアドレス制御のための回路が必要で
あるといった欠点があった。又、別の手法として、ソフ
ト的に解像度変換するものも知られているが、この場
合、変換に時間を要するといった欠点があった。
述した解像度変換方法によると、解像度変換のために１
ページまたは１ラインのメモリが必要であったり、又メ
モリからの読み出しアドレス制御のための回路が必要で
あるといった欠点があった。又、別の手法として、ソフ
ト的に解像度変換するものも知られているが、この場
合、変換に時間を要するといった欠点があった。
【０００４】本発明は上述した従来技術の欠点を除去す
るものであり、安価で簡単な構成で、かつ高速で解像度
変換を行なうことができる画像処理装置を提供すること
を目的とする。
るものであり、安価で簡単な構成で、かつ高速で解像度
変換を行なうことができる画像処理装置を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】本発明は上述した目的を
達成するため、クロックに同期して、シリアルデータを
入力し、パラレルデータに変換し出力するシフトレジス
タと、前記クロックを計数し、所定数のクロックを計数
する毎にラッチパルスを送出するカウンタと、前記カウ
ンタからのラッチパルスに基づき、前記シフトレジスタ
からの出力であるパラレルデータをシフトレジスタから
のデータ数とは異なる数のデータに変換し、ラッチする
ラッチ手段とを備え、前記入力されるシリアルデータ
を、前記所定数毎に数を変化させたパラレルデータとし
て出力する。
達成するため、クロックに同期して、シリアルデータを
入力し、パラレルデータに変換し出力するシフトレジス
タと、前記クロックを計数し、所定数のクロックを計数
する毎にラッチパルスを送出するカウンタと、前記カウ
ンタからのラッチパルスに基づき、前記シフトレジスタ
からの出力であるパラレルデータをシフトレジスタから
のデータ数とは異なる数のデータに変換し、ラッチする
ラッチ手段とを備え、前記入力されるシリアルデータ
を、前記所定数毎に数を変化させたパラレルデータとし
て出力する。
【０００６】
【実施例】図１は、本発明の一実施例である画像処理装
置のブロック図である。１００は、Ｄフリップフロップ
をシリアルに接続した遅延回路よりなるシフトレジスタ
である。１０１、１０２は、Ｄフリップフロップをパラ
レルに接続した形のラッチ回路である。１０３はカウン
タであり、１０４はセレクタである。本実施例では画像
読取手段によって読取られた画像を２値化手段で２値化
したデータを入力し、解像度変換処理して出力する。
置のブロック図である。１００は、Ｄフリップフロップ
をシリアルに接続した遅延回路よりなるシフトレジスタ
である。１０１、１０２は、Ｄフリップフロップをパラ
レルに接続した形のラッチ回路である。１０３はカウン
タであり、１０４はセレクタである。本実施例では画像
読取手段によって読取られた画像を２値化手段で２値化
したデータを入力し、解像度変換処理して出力する。
【０００７】この回路構成において、１００ａのクロッ
ク（ＣＬＫ）に同期して、１００ｂのデータ（ＤＡＴ）
を入力する。このデータは例えば、本発明の画像処理装
置がファクシミリ装置とするとＨレベルで黒の画情報、
Ｌレベルで白の画情報を表す。また、ファクシミリ装置
の主走査方向１ライン分ずつをシリアルデータとして入
力する。
ク（ＣＬＫ）に同期して、１００ｂのデータ（ＤＡＴ）
を入力する。このデータは例えば、本発明の画像処理装
置がファクシミリ装置とするとＨレベルで黒の画情報、
Ｌレベルで白の画情報を表す。また、ファクシミリ装置
の主走査方向１ライン分ずつをシリアルデータとして入
力する。
【０００８】１０３ａのＳＥＬは、１ラインのデータを
ｎ等分するための値をカウンタにセットすると同時に、
変換後の出力データを選択する信号である。本実施例で
はラッチ回路として１０１、１０２の２つをもってお
り、解像度変換の変倍率を２種類から選択できる構成に
なっている。解像度変換のデータは、シフトレジスタ１
００とラッチ回路１０１、１０２間の接続（１０１ａ／
１０２ａ）方法によって決定する。ラッチ回路１０１と
１０２ではシフトレジスタ１００の出力からの接続数と
カウンタにセットする値を変えることで変倍率を変え
る。ラッチ回路１０１、１０２の出力（１０１ｂ／１０
２ｂ）はパラレルデータとなり、セレクタ１０４が１０
１ｂか１０２ｂかを選択して１０４ｂに出力する。
ｎ等分するための値をカウンタにセットすると同時に、
変換後の出力データを選択する信号である。本実施例で
はラッチ回路として１０１、１０２の２つをもってお
り、解像度変換の変倍率を２種類から選択できる構成に
なっている。解像度変換のデータは、シフトレジスタ１
００とラッチ回路１０１、１０２間の接続（１０１ａ／
１０２ａ）方法によって決定する。ラッチ回路１０１と
１０２ではシフトレジスタ１００の出力からの接続数と
カウンタにセットする値を変えることで変倍率を変え
る。ラッチ回路１０１、１０２の出力（１０１ｂ／１０
２ｂ）はパラレルデータとなり、セレクタ１０４が１０
１ｂか１０２ｂかを選択して１０４ｂに出力する。
【０００９】図２に解像度変換を実施する第１の回路
（シフトレジスタ１００、ラッチ回路１０１）を示す。
ここでは、シリアルデータである画情報９ドットを１６
ドットに拡大処理する場合を例にとり説明する。１００
ａのクロックに同期したシリアルデータ１００ｂを９ビ
ットシフトレジスタ１００に入力する。カウンタ１０３
はクロックを９カウントする、即ち９ビットのデータを
入力したところでラッチ回路１０１へ１０３ｂによりラ
ッチパルスを送出する。これにより、９ビットのパラレ
ルデータは１６ビットのパラレルデータに変換される。
シフトレジスタ１００のＡからのデータは２ビットに、
Ｂからのデータは１ビットにというように１０１ａの接
続順によってデータの変換方法が決定される。更に、パ
ラレルデータの出力数を８の倍数にすることでバイトパ
ック（ｎバイトを１単位としたもの）が可能となりシス
テムのデータバスとの接続を容易にすることができる。
また、出力数を１６にしたままで、シフトレジスタの出
力ビット数を変え接続方法を変更することで変倍率を変
えることができる。
（シフトレジスタ１００、ラッチ回路１０１）を示す。
ここでは、シリアルデータである画情報９ドットを１６
ドットに拡大処理する場合を例にとり説明する。１００
ａのクロックに同期したシリアルデータ１００ｂを９ビ
ットシフトレジスタ１００に入力する。カウンタ１０３
はクロックを９カウントする、即ち９ビットのデータを
入力したところでラッチ回路１０１へ１０３ｂによりラ
ッチパルスを送出する。これにより、９ビットのパラレ
ルデータは１６ビットのパラレルデータに変換される。
シフトレジスタ１００のＡからのデータは２ビットに、
Ｂからのデータは１ビットにというように１０１ａの接
続順によってデータの変換方法が決定される。更に、パ
ラレルデータの出力数を８の倍数にすることでバイトパ
ック（ｎバイトを１単位としたもの）が可能となりシス
テムのデータバスとの接続を容易にすることができる。
また、出力数を１６にしたままで、シフトレジスタの出
力ビット数を変え接続方法を変更することで変倍率を変
えることができる。
【００１０】図３に図２の回路でのクロック・データ・
ラッチのタイミングを示す。１００ｂのデータは、Ｈ
（ｈｉｇｈ）で黒ドット、Ｌ（ｌｏｗ）で白ドットを現
すものとする。このデータは１００ａのクロックの立ち
下がりでシフトし立ち上がりで確定する。ここでは、９
ビットのシフトレジスタを用いているのでＡからＩまで
の９個のデータを決定したところでカウンタ１０３はラ
ッチパルス１０３ｂを送出する。このラッチパルスによ
り９ビットのデータが１６ビットに変換されて１０１ｂ
に出力される。
ラッチのタイミングを示す。１００ｂのデータは、Ｈ
（ｈｉｇｈ）で黒ドット、Ｌ（ｌｏｗ）で白ドットを現
すものとする。このデータは１００ａのクロックの立ち
下がりでシフトし立ち上がりで確定する。ここでは、９
ビットのシフトレジスタを用いているのでＡからＩまで
の９個のデータを決定したところでカウンタ１０３はラ
ッチパルス１０３ｂを送出する。このラッチパルスによ
り９ビットのデータが１６ビットに変換されて１０１ｂ
に出力される。
【００１１】図４にシフトレジスタの出力ビット数を９
ビットから１０ビットに変えた場合の解像度変換を実施
する第２の回路（シフトレジスタ１００、ラッチ回路１
０２）を示す。これはシフトレジスタからの１０ビット
を１６ビットに拡大することができる。この回路と前記
図２の回路を両方持ち、それを選択することで１６／９
倍の拡大と１６／１０の拡大を選択することができる。
又、図２と図４の回路を交互に選択的に使用することで
（１６＋１６）／１０＋９＝３２／１９の拡大をするこ
ともできる。更には図２と図４の回路を任意に選択的に
使用することで、更に多くの倍率での拡大を実行するこ
とができる。
ビットから１０ビットに変えた場合の解像度変換を実施
する第２の回路（シフトレジスタ１００、ラッチ回路１
０２）を示す。これはシフトレジスタからの１０ビット
を１６ビットに拡大することができる。この回路と前記
図２の回路を両方持ち、それを選択することで１６／９
倍の拡大と１６／１０の拡大を選択することができる。
又、図２と図４の回路を交互に選択的に使用することで
（１６＋１６）／１０＋９＝３２／１９の拡大をするこ
ともできる。更には図２と図４の回路を任意に選択的に
使用することで、更に多くの倍率での拡大を実行するこ
とができる。
【００１２】図５に図４の回路を用いた解像度変換例を
示す。５Ａの黒白交互の画像パターンが５Ｂのパターン
に変換される。
示す。５Ａの黒白交互の画像パターンが５Ｂのパターン
に変換される。
【００１３】又、図１のＳＥＬ１０３ａは不図示のキー
ボード等から入力される信号で１０３ａに応じて図２、
図４の回路のいずれか一方を選択したり、図２、図４の
回路を交互に選択する。
ボード等から入力される信号で１０３ａに応じて図２、
図４の回路のいずれか一方を選択したり、図２、図４の
回路を交互に選択する。
【００１４】（他の実施例）実施例中にも述べたが、シ
フトレジスタとラッチの接続方法（接続順、接続個数）
を替えることにより、容易に画像の変換方法（変換後の
出力パターン）を換えることができる。これも不図示の
操作部より選択できる。また、シフトレジスタ、ラッチ
のビット数は任意に設定可能である。さらにこのシフト
レジスタとラッチのセットを複数持ち、その接続方法
（順）を替え、ラッチを選択することで変換方法や、変
換率を任意に選択する画像変換が可能となる。本実施例
では、２種類の変換率から選択するブロック図を例に説
明したが、その数は何種類でもかまわない。
フトレジスタとラッチの接続方法（接続順、接続個数）
を替えることにより、容易に画像の変換方法（変換後の
出力パターン）を換えることができる。これも不図示の
操作部より選択できる。また、シフトレジスタ、ラッチ
のビット数は任意に設定可能である。さらにこのシフト
レジスタとラッチのセットを複数持ち、その接続方法
（順）を替え、ラッチを選択することで変換方法や、変
換率を任意に選択する画像変換が可能となる。本実施例
では、２種類の変換率から選択するブロック図を例に説
明したが、その数は何種類でもかまわない。
【００１５】本実施例では画像の拡大操作について述べ
たが、シフトレジスタのビット数をラッチのビット数よ
り大きくする（シフトレジスタのビット数よりも少ない
ビット数をラッチ回路でラッチする）ことで画像の縮小
も可能である。
たが、シフトレジスタのビット数をラッチのビット数よ
り大きくする（シフトレジスタのビット数よりも少ない
ビット数をラッチ回路でラッチする）ことで画像の縮小
も可能である。
【００１６】以上説明した如く本実施例によれば、カウ
ンタ、シフトレジスタ、ラッチ回路という安価でシンプ
ルな回路構成で解像度変換を実現することができる。さ
らにこのラッチ回路とシフトレジスタの接続を変えるこ
とで容易に解像度変換後の変換パターン及び変換率を可
変とすることができる。またシフトレジスタとの接続数
の異なるラッチ回路を複数個持ち、カウンタにセットす
る値を変え、セレクタを持ちラッチ回路を選択すること
により解像度変換後の変換パターン及び変倍率も選択す
ることができる。
ンタ、シフトレジスタ、ラッチ回路という安価でシンプ
ルな回路構成で解像度変換を実現することができる。さ
らにこのラッチ回路とシフトレジスタの接続を変えるこ
とで容易に解像度変換後の変換パターン及び変換率を可
変とすることができる。またシフトレジスタとの接続数
の異なるラッチ回路を複数個持ち、カウンタにセットす
る値を変え、セレクタを持ちラッチ回路を選択すること
により解像度変換後の変換パターン及び変倍率も選択す
ることができる。
【００１７】又、本実施例によれば、クロックに同期し
たシリアルデータを入力することで解像度変換したデー
タをバイトパックして出力することができ、データバス
との接続を容易に行なうことができる。
たシリアルデータを入力することで解像度変換したデー
タをバイトパックして出力することができ、データバス
との接続を容易に行なうことができる。
【００１８】
【発明の効果】以上説明したように、本発明によればラ
ッチ回路が、カウンタからのラッチパルスに基づきシフ
トレジスタからの出力であるパラレルデータをシフトレ
ジスタからのデータ数とは異なる数のデータに変換する
といった簡単な構成及び方法により拡大、縮小といった
解像度変換を実現することができる。
ッチ回路が、カウンタからのラッチパルスに基づきシフ
トレジスタからの出力であるパラレルデータをシフトレ
ジスタからのデータ数とは異なる数のデータに変換する
といった簡単な構成及び方法により拡大、縮小といった
解像度変換を実現することができる。
【図１】本発明を実施する解像度変換回路のブロック図
である。
である。
【図２】拡大変換を実施する回路の一例を示した図であ
る。
る。
【図３】図２の回路で解像度変換を行うときのタイミン
グ図である。
グ図である。
【図４】拡大変換を実施する他の回路例を示した図であ
る。
る。
【図５】図４の回路を用いて解像度変換した画像パター
ンを示した図である。
ンを示した図である。
１００ シフトレジスタ １０１、１０２ ラッチ １０３ カウンタ １０４ セレクタ １００ａ クロック信号 １００ｂ データ信号 １０３ａ セレクト信号 １０３ｂ ラッチ信号
Claims (4)
- 【請求項１】 クロックに同期してシリアルデータを入
力し、パラレルデータに変換し出力するシフトレジスタ
と、 前記クロックを計数し、所定数のクロックを計数する毎
にラッチパルスを送出するカウンタと、 前記カウンタからのラッチパルスに基づき、前記シフト
レジスタからの出力であるパラレルデータをシフトレジ
スタからのデータ数とは異なる数のデータに変換し、ラ
ッチするラッチ手段とを有し、 前記入力されるシリアルデータを、前記所定数毎に数を
変化させたパラレルデータとして出力することを特徴と
する画像処理装置。 - 【請求項２】 クロックに同期してシリアルデータを入
力し、パラレルデータに変換し出力するシフトレジスタ
と、 前記クロックを計数し、所定数のクロックを計数する毎
にラッチパルスを送出するカウンタと、 前記カウンタからのラッチパルスに基づき、前記シフト
レジスタからの出力であるパラレルデータをシフトレジ
スタからのデータ数とは異なる数のデータに変換し、ラ
ッチする複数のラッチ手段と、 前記複数のラッチ手段からの複数の出力のうちいずれか
１つの出力をセレクトするセレクト手段とを有すること
を特徴とする画像処理装置。 - 【請求項３】 前記複数のラッチ手段は、出力するデー
タ数が異なることを特徴とする請求項２記載の画像処理
装置。 - 【請求項４】 前記複数のラッチ手段は、出力するデー
タのパターンが異なることを特徴とする請求項２記載の
画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4173244A JPH0622122A (ja) | 1992-06-30 | 1992-06-30 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4173244A JPH0622122A (ja) | 1992-06-30 | 1992-06-30 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0622122A true JPH0622122A (ja) | 1994-01-28 |
Family
ID=15956837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4173244A Pending JPH0622122A (ja) | 1992-06-30 | 1992-06-30 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622122A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018525273A (ja) * | 2015-08-21 | 2018-09-06 | カールトン ライフ サポート システムズ インコーポレーテッド | 複数歯ドグを持つリールロック |
-
1992
- 1992-06-30 JP JP4173244A patent/JPH0622122A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018525273A (ja) * | 2015-08-21 | 2018-09-06 | カールトン ライフ サポート システムズ インコーポレーテッド | 複数歯ドグを持つリールロック |
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