JPH03229375A - 画像データの画素密度変換方式 - Google Patents
画像データの画素密度変換方式Info
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- JPH03229375A JPH03229375A JP2023947A JP2394790A JPH03229375A JP H03229375 A JPH03229375 A JP H03229375A JP 2023947 A JP2023947 A JP 2023947A JP 2394790 A JP2394790 A JP 2394790A JP H03229375 A JPH03229375 A JP H03229375A
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- JP
- Japan
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- register
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- reference clock
- output
- adder
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- 238000006243 chemical reaction Methods 0.000 title claims description 8
- 238000000034 method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000009131 signaling function Effects 0.000 description 1
Landscapes
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[概要コ
画像データを画素密度変換して読出すための転送クロッ
クを作成する画像データの画素密度変換方式に関し、 任意の縮少率の間引きパルスを転送クロックとして生成
する回路を、簡単な構成で実現することを目的とし、 画像データの縮小率を2進数で設定する縮小率設定レジ
スタと、前段からのデータを基準クロックでセットする
レジスタと、該レジスタと縮小率設定レジスタのそれぞ
れの出力を加算し、加算結果が1を越えたら、その越え
た分を前記レジスタにフィードバックすると共に、加算
結果が1を越えた時にキャリー信号を出力する加算器と
、該加算器のキャリー出力で基準クロックの通過を制御
するゲート回路とにより構成される。
クを作成する画像データの画素密度変換方式に関し、 任意の縮少率の間引きパルスを転送クロックとして生成
する回路を、簡単な構成で実現することを目的とし、 画像データの縮小率を2進数で設定する縮小率設定レジ
スタと、前段からのデータを基準クロックでセットする
レジスタと、該レジスタと縮小率設定レジスタのそれぞ
れの出力を加算し、加算結果が1を越えたら、その越え
た分を前記レジスタにフィードバックすると共に、加算
結果が1を越えた時にキャリー信号を出力する加算器と
、該加算器のキャリー出力で基準クロックの通過を制御
するゲート回路とにより構成される。
[産業上の利用分野コ
本発明は画像データを画素密度変換して読出すための転
送クロックを作成する画像データの画素密度変換方式に
関する。
送クロックを作成する画像データの画素密度変換方式に
関する。
近年のコンピュータシステムの高速化に伴い、画像をデ
ィジタル処理して扱う分野が増えている。
ィジタル処理して扱う分野が増えている。
この場合、1つの原画データを種々のメディアに出力す
るために、原画データを縮小することが要求されている
。
るために、原画データを縮小することが要求されている
。
ディジタル画像をシリアルに出力する際、画像データに
同期したクロック(転送クロック)を用いて画像データ
を読出す。この場合、縮小の際にはこの転送クロックの
発生回数を減らす方法が採られる。縮小率は固定ではな
く、ユーザにより種々の縮小率が必要とされるので、安
価な方法で任意の縮小率の間引きパルス(転送クロック
)を発生させることが要求されている。
同期したクロック(転送クロック)を用いて画像データ
を読出す。この場合、縮小の際にはこの転送クロックの
発生回数を減らす方法が採られる。縮小率は固定ではな
く、ユーザにより種々の縮小率が必要とされるので、安
価な方法で任意の縮小率の間引きパルス(転送クロック
)を発生させることが要求されている。
[従来の技術〕
第5図は従来方式の回路図である。カウンタ1は、基準
クロックをカウントしてそのカウント値をアドレスとし
てメモリ2に与える。メモリ2には、予め必要と思われ
る間引きパルスのパターンが書込まれている。このメモ
リ2の出力パルスはゲート回路3に入り、別途入力され
る基準クロックの通過を制御する。
クロックをカウントしてそのカウント値をアドレスとし
てメモリ2に与える。メモリ2には、予め必要と思われ
る間引きパルスのパターンが書込まれている。このメモ
リ2の出力パルスはゲート回路3に入り、別途入力され
る基準クロックの通過を制御する。
例えば、1/4に縮小する場合には、基準クロックが4
個に対して転送クロックが1個出力されればよい。そこ
で、メモリ2のアドレスが4の倍数の番地に“0”を書
込み、その他の番地には“1”を書込んでおく。メモリ
20入力であるアドレスデータは基準クロックを順次カ
ウントしているので、メモリ2は基準クロックの4個に
1個の割合で“0”を出力する。続くゲート回路3でこ
の出力パルスと基準クロックのオアをとれば、ゲート回
路3からは、1/4に圧縮された転送クロックが得られ
る。
個に対して転送クロックが1個出力されればよい。そこ
で、メモリ2のアドレスが4の倍数の番地に“0”を書
込み、その他の番地には“1”を書込んでおく。メモリ
20入力であるアドレスデータは基準クロックを順次カ
ウントしているので、メモリ2は基準クロックの4個に
1個の割合で“0”を出力する。続くゲート回路3でこ
の出力パルスと基準クロックのオアをとれば、ゲート回
路3からは、1/4に圧縮された転送クロックが得られ
る。
第6図は画像データ縮小を示すタイミングチャートであ
る。(a)は基準クロック、(b)は画像メモリ内に基
準クロックと対応して格納されている画像データである
。この画像データを基準クロックをそのまま用いて読出
せば画像メモリからはDO,Di、D2・・・という順
に画像データが読出される。
る。(a)は基準クロック、(b)は画像メモリ内に基
準クロックと対応して格納されている画像データである
。この画像データを基準クロックをそのまま用いて読出
せば画像メモリからはDO,Di、D2・・・という順
に画像データが読出される。
ここで、メモリ2からの出力パルスが基準クロック4個
に1個の割合で出力されると、ゲート回路3からの転送
クロック(間引きパルス)は、(C)に示すように基準
クロック4個に対して1個出力される。この転送クロッ
クを用いて画像メモリから画像データを読出せば、出力
データは(d)に示すように転送クロックに同期した番
地のデータD3となり、画像データは1/4に縮小され
ることになる。
に1個の割合で出力されると、ゲート回路3からの転送
クロック(間引きパルス)は、(C)に示すように基準
クロック4個に対して1個出力される。この転送クロッ
クを用いて画像メモリから画像データを読出せば、出力
データは(d)に示すように転送クロックに同期した番
地のデータD3となり、画像データは1/4に縮小され
ることになる。
[発明が解決しようとする課題]
前述した従来の方式では、メモリ2に格納される間引き
パターンは特定の縮小率で固定されてしまう。縮小率を
変更しようとすると、メモリ2の内容を変更しなければ
ならない。ここで、メモリ2の間引きパターンに汎用性
を持たせようとすると、予め多くの間引きパターンを登
録しておく必要があり、メモリ容量も増え、ハードウェ
アも増えてしまう。また、各ラインで同じ箇所の画素を
間引くことになるので、従来の方式では、垂直な細線が
消えてしまうこともある。
パターンは特定の縮小率で固定されてしまう。縮小率を
変更しようとすると、メモリ2の内容を変更しなければ
ならない。ここで、メモリ2の間引きパターンに汎用性
を持たせようとすると、予め多くの間引きパターンを登
録しておく必要があり、メモリ容量も増え、ハードウェ
アも増えてしまう。また、各ラインで同じ箇所の画素を
間引くことになるので、従来の方式では、垂直な細線が
消えてしまうこともある。
本発明はこのような課題に鑑みてなされたものであって
、任意の縮小率の間引きパルスを転送クロックとして生
成する簡単な構成の画像データの画素密度変換方式を提
供することを目的としている。
、任意の縮小率の間引きパルスを転送クロックとして生
成する簡単な構成の画像データの画素密度変換方式を提
供することを目的としている。
[課題を解決するための手段]
第1図は本発明の原理ブロック図である。図において、
10は画像データの縮小率を2進数で設定する縮小率設
定レジスタ、11は前段からのデ−夕を基準クロックで
セットするレジスタ、12は該レジスタ11と縮小率設
定レジスタ10のそれぞれの出力を加算し、加算結果が
1を越えたら、その越えた分を前記レジスタにフィード
バックすると共に、加算結果が1を越えた時にキャリー
信号を出力する加算器、13は該加算器12のキャリー
出力で基準クロックの通過を制御するゲート回路である
。該ゲート回路13の出力が転送クロック(間引きパル
ス)となり、画像メモリ(図示せず)に読出しクロック
として入る。
10は画像データの縮小率を2進数で設定する縮小率設
定レジスタ、11は前段からのデ−夕を基準クロックで
セットするレジスタ、12は該レジスタ11と縮小率設
定レジスタ10のそれぞれの出力を加算し、加算結果が
1を越えたら、その越えた分を前記レジスタにフィード
バックすると共に、加算結果が1を越えた時にキャリー
信号を出力する加算器、13は該加算器12のキャリー
出力で基準クロックの通過を制御するゲート回路である
。該ゲート回路13の出力が転送クロック(間引きパル
ス)となり、画像メモリ(図示せず)に読出しクロック
として入る。
[作用]
縮小率設定レジスタ10て縮小率を設定する。
最初は、加算器12は縮小率設定レジスタ10で設定さ
れた値レジスタ11の出力であるOを加算する。従って
、最初の加算器12の出力は1以下であるからキャリー
を出力しない。この加算器12の出力はレジスタ11に
基準クロックでセットされる。次に、加算器12は縮小
率設定レジスタ10の出力とセットされたレジスタ11
出力を加算する。加算結果が1を越えた場合にはゲート
回路13にキャリー信号を出力し、1を越えた分をレジ
スタ11に与える。このように動作を基準クロックに同
期して繰返すことにより、ゲート回路13からは縮小率
設定レジスタ10により設定された縮小率の転送クロッ
クが得られる。
れた値レジスタ11の出力であるOを加算する。従って
、最初の加算器12の出力は1以下であるからキャリー
を出力しない。この加算器12の出力はレジスタ11に
基準クロックでセットされる。次に、加算器12は縮小
率設定レジスタ10の出力とセットされたレジスタ11
出力を加算する。加算結果が1を越えた場合にはゲート
回路13にキャリー信号を出力し、1を越えた分をレジ
スタ11に与える。このように動作を基準クロックに同
期して繰返すことにより、ゲート回路13からは縮小率
設定レジスタ10により設定された縮小率の転送クロッ
クが得られる。
[実施例]
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
先ず、第1図の回路で基準クロックを1/4に縮小する
場合について、第2図を参照しつつ説明する。
場合について、第2図を参照しつつ説明する。
■縮小率設定レジスタ10に縮小率1/4を設定する。
具体的には、1/4を小数0.25になおし、2進数の
形“01”で与える。ここで、“0”は0,5の位(1
/2’ )を次の“1”は0.25の位(1/22)を
示す。この結果、1発註の基準クロックでは第2図の設
定部(縮小率設定レジスタ10を示す)は0.25にな
り、繰越部(レジスタ11を示す)は0のままである。
形“01”で与える。ここで、“0”は0,5の位(1
/2’ )を次の“1”は0.25の位(1/22)を
示す。この結果、1発註の基準クロックでは第2図の設
定部(縮小率設定レジスタ10を示す)は0.25にな
り、繰越部(レジスタ11を示す)は0のままである。
この時の加算器12による加算結果は設定部と繰越部を
加えた0、25である。
加えた0、25である。
■2発目の基準クロックで加算器12の結果025がレ
ジスタ11にセットされるので、加算器12は0,25
と0,25とを加算することになり、加算結果は0.5
になる。
ジスタ11にセットされるので、加算器12は0,25
と0,25とを加算することになり、加算結果は0.5
になる。
■3発目の基準クロックで加算器12の結果0゜5がレ
ジスタ11にセットされるので、加算器12は0.25
と0. 5を加算することになり、加算結果は0,75
になる。
ジスタ11にセットされるので、加算器12は0.25
と0. 5を加算することになり、加算結果は0,75
になる。
■4発明の基準クロックで加算器12の結果0゜75が
レジスタ11にセットされるので、加算器12は0.2
5と0.75を加算することになり、加算結果は1.0
0となる。ここで、加算器12は加算結果が1を越えた
ので、キャリーパルスをゲート回路13に出力する。こ
の結果、ゲート回路13が開き、基準クロックが通過し
、転送クロックとなる。一方、加算器12はその出力が
1を越えたので、1を越えた分(ここでは0)をレジス
タ11に与える。
レジスタ11にセットされるので、加算器12は0.2
5と0.75を加算することになり、加算結果は1.0
0となる。ここで、加算器12は加算結果が1を越えた
ので、キャリーパルスをゲート回路13に出力する。こ
の結果、ゲート回路13が開き、基準クロックが通過し
、転送クロックとなる。一方、加算器12はその出力が
1を越えたので、1を越えた分(ここでは0)をレジス
タ11に与える。
■5発明の基準クロックで加算器12の出力0がレジス
タ11にセットされるので、加算器12は0.25と0
を加算することになり、加算結果は0.25となり、■
に戻る。
タ11にセットされるので、加算器12は0.25と0
を加算することになり、加算結果は0.25となり、■
に戻る。
以下、同様の動作を繰返してゲート回路13からは基準
クロック4個に1個の転送クロックが規則的に出力され
、第1図の回路は1/4の縮小された転送クロックを出
力する。この転送クロックを画像メモリ(図示せず)の
読出しクロックとして用いることにより、画像データの
1/4の画素密度変換が行われる。
クロック4個に1個の転送クロックが規則的に出力され
、第1図の回路は1/4の縮小された転送クロックを出
力する。この転送クロックを画像メモリ(図示せず)の
読出しクロックとして用いることにより、画像データの
1/4の画素密度変換が行われる。
第3図は第1図回路の動作を示すタイミングチャートで
ある。図において、(a)は基準クロック、(b)は設
定部(縮小率設定レジスタ10)に設定される縮小率の
整数ビットで、整数ビットに1が立つことはないからO
である。(C)は設定部に設定される縮小率の小数部1
で1/2′の桁の値である。縮小率が1/4であればこ
の小数部1に1が立つことはないからここも0である。
ある。図において、(a)は基準クロック、(b)は設
定部(縮小率設定レジスタ10)に設定される縮小率の
整数ビットで、整数ビットに1が立つことはないからO
である。(C)は設定部に設定される縮小率の小数部1
で1/2′の桁の値である。縮小率が1/4であればこ
の小数部1に1が立つことはないからここも0である。
(d)は設定部に設定される縮小率の小数部2て1/2
2の桁の値である。縮小率1/4てはこの桁には1が立
つ。つまり、(C)と(d)を加算した値か縮小率とし
て設定される。
2の桁の値である。縮小率1/4てはこの桁には1が立
つ。つまり、(C)と(d)を加算した値か縮小率とし
て設定される。
(e)は繰越部(レジスタ11)の小数部1て1/21
の桁の値である。(f)は繰越部(レジスタ11)の小
数部2て1/22の桁の値である。
の桁の値である。(f)は繰越部(レジスタ11)の小
数部2て1/22の桁の値である。
(f)のパルスが2回発生すると、0.25+0゜25
で0.5となり、(e)に示すように小数部1が立ち上
がって0.5の値か設定される。つまり、繰越部は(e
)と(f)を加算したものとなる。
で0.5となり、(e)に示すように小数部1が立ち上
がって0.5の値か設定される。つまり、繰越部は(e
)と(f)を加算したものとなる。
基準クロックの4発目では、(g)に示すように加算器
12から正論理のキャリーが発生する。
12から正論理のキャリーが発生する。
ゲート回路13内では、このキャリーを(h)に示すよ
うに反転させ、この反転信号と基準クロックとのオアを
とっている。従って、(h)信号が“0“の間だけ基準
クロックが通過し、その出力は(k)に示すようなもの
となる。この(k)が間引きパルス(転送クロック)と
なる。
うに反転させ、この反転信号と基準クロックとのオアを
とっている。従って、(h)信号が“0“の間だけ基準
クロックが通過し、その出力は(k)に示すようなもの
となる。この(k)が間引きパルス(転送クロック)と
なる。
(i)は加算器12による加算結果の小数部1で1/2
1の位を示し、(j)は加算結果の小数部2で1/22
の位を示している。基準クロックの1発目で小数部2が
1になり、2発目で小数部1が1になる。そして、加算
器12の加算結果は(i)と(j)を加算したものとな
る。キャリーが立つ直前では、(i)、 (j)とも
に1となり、0.75か得られていることがわかる。
1の位を示し、(j)は加算結果の小数部2で1/22
の位を示している。基準クロックの1発目で小数部2が
1になり、2発目で小数部1が1になる。そして、加算
器12の加算結果は(i)と(j)を加算したものとな
る。キャリーが立つ直前では、(i)、 (j)とも
に1となり、0.75か得られていることがわかる。
第4図は本発明の一実施例を示す構成ブロック図である
。第1図と同一のものは、同一の符号を付して示す。ゲ
ート回路13は加算器12の出力を反転するインバータ
13aと該インバータ13a出力をその一方の入力に、
基準クロックを他方の入力に受けるオアゲート13bか
ら構成されている。20はその一方の入力に基準クロッ
クを、他方の入力にイネーブル信号を入力するオアゲト
である。該オアゲート20の出力がレジスタ11にクロ
ックとして与えられる。第1図に示す回路と異なる点は
、オアゲート20か設けられている点である。
。第1図と同一のものは、同一の符号を付して示す。ゲ
ート回路13は加算器12の出力を反転するインバータ
13aと該インバータ13a出力をその一方の入力に、
基準クロックを他方の入力に受けるオアゲート13bか
ら構成されている。20はその一方の入力に基準クロッ
クを、他方の入力にイネーブル信号を入力するオアゲト
である。該オアゲート20の出力がレジスタ11にクロ
ックとして与えられる。第1図に示す回路と異なる点は
、オアゲート20か設けられている点である。
前述したように、従来方式によれば画像データを間引き
転送すると、ライン毎に同じ箇所が間引かれる。従って
、その間引かれた箇所に垂直な細線があれば、その細線
は再現されなくなってしまう。そこで、第4図に示すよ
うなオアゲート20を設けておき、レジスタ11に前段
のデータをセットする基準クロックをイネーブル信号で
制御するようにする。
転送すると、ライン毎に同じ箇所が間引かれる。従って
、その間引かれた箇所に垂直な細線があれば、その細線
は再現されなくなってしまう。そこで、第4図に示すよ
うなオアゲート20を設けておき、レジスタ11に前段
のデータをセットする基準クロックをイネーブル信号で
制御するようにする。
このイネーブル信号は、各スキャンラインのイネーブル
信号が有効な期間のみ基準クロックが入力されるように
機能する。イネーブル信号は、各ラインの画像データの
うち有効な画像データを指定する信号で、このイネーブ
ル信号により、レジスタ11にセットされていた前のラ
インの最後の値を残し、この値を初期値として次のライ
ンの転送クロックを発生させるようにする。これにより
、各ラインにおいて、開始時のレジスタ11の初期値の
内容が異なるので、ライン毎に別の箇所を間引くことに
なり、垂直な細線の再現も可能となる。
信号が有効な期間のみ基準クロックが入力されるように
機能する。イネーブル信号は、各ラインの画像データの
うち有効な画像データを指定する信号で、このイネーブ
ル信号により、レジスタ11にセットされていた前のラ
インの最後の値を残し、この値を初期値として次のライ
ンの転送クロックを発生させるようにする。これにより
、各ラインにおいて、開始時のレジスタ11の初期値の
内容が異なるので、ライン毎に別の箇所を間引くことに
なり、垂直な細線の再現も可能となる。
[発明の効果コ
以上、詳細に説明したように、本発明によれば任意の縮
小率の間引きパルスを転送クロックとして生成する回路
を、簡単な構成で実現することができる。また、垂直な
細線も必ず再現することかできる。
小率の間引きパルスを転送クロックとして生成する回路
を、簡単な構成で実現することができる。また、垂直な
細線も必ず再現することかできる。
第1図は本発明の原理ブロック図、
第2図は第1図回路の動作を示す図、
第3図は第1図回路の動作を示すタイミングチャート、
第4図は本発明の一実施例を示す構成ブロック図、
第5図は従来方式の回路図、
第6図は画像データ縮小を示すタイミングチャートであ
る。 第1図において、 10は縮小率設定レジスタ、 11はレジスタ、 12は加算器、 13はゲート回路である。
る。 第1図において、 10は縮小率設定レジスタ、 11はレジスタ、 12は加算器、 13はゲート回路である。
Claims (1)
- 【特許請求の範囲】 (1)画像データの縮小率を2進数で設定する縮小率設
定レジスタ(10)と、 前段からのデータを基準クロックでセット するレジスタ(11)と、 該レジスタ(11)と縮小率設定レジスタ (10)のそれぞれの出力を加算し、加算結果が1を越
えたら、その越えた分を前記レジスタ(11)にフィー
ドバックすると共に、加算結果が1を越えた時にキャリ
ー信号を出力する加算器(12)と、 該加算器(12)のキャリー出力で基準ク ロックの通過を制御するゲート回路(13)とにより構
成され、 該ゲート回路(13)の出力を画像データ の転送クロックとして用いるように構成した画像データ
の画素密度変換方式。 (2)前記レジスタ(11)に入力される基準クロック
を制御するために、イネーブル信号を設け、該イネーブ
ル信号が有効な期間のみ基準クロックがレジスタ(11
)にセットパルスとして入るように構成したことを特徴
とする請求項1記載の画像データの画素密度変換方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2023947A JPH03229375A (ja) | 1990-02-02 | 1990-02-02 | 画像データの画素密度変換方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2023947A JPH03229375A (ja) | 1990-02-02 | 1990-02-02 | 画像データの画素密度変換方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03229375A true JPH03229375A (ja) | 1991-10-11 |
Family
ID=12124743
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023947A Pending JPH03229375A (ja) | 1990-02-02 | 1990-02-02 | 画像データの画素密度変換方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03229375A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0462680A (ja) * | 1990-06-30 | 1992-02-27 | Nisca Corp | 画像の縮小方法 |
-
1990
- 1990-02-02 JP JP2023947A patent/JPH03229375A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0462680A (ja) * | 1990-06-30 | 1992-02-27 | Nisca Corp | 画像の縮小方法 |
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