JPH03229375A

JPH03229375A - 画像データの画素密度変換方式

Info

Publication number: JPH03229375A
Application number: JP2023947A
Authority: JP
Inventors: Tetsuya Inoue; 哲也井上
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-02-02
Filing date: 1990-02-02
Publication date: 1991-10-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要コ画像データを画素密度変換して読出すための転送クロッ
クを作成する画像データの画素密度変換方式に関し、任意の縮少率の間引きパルスを転送クロックとして生成
する回路を、簡単な構成で実現することを目的とし、画像データの縮小率を２進数で設定する縮小率設定レジ
スタと、前段からのデータを基準クロックでセットする
レジスタと、該レジスタと縮小率設定レジスタのそれぞ
れの出力を加算し、加算結果が１を越えたら、その越え
た分を前記レジスタにフィードバックすると共に、加算
結果が１を越えた時にキャリー信号を出力する加算器と
、該加算器のキャリー出力で基準クロックの通過を制御
するゲート回路とにより構成される。

［産業上の利用分野コ本発明は画像データを画素密度変換して読出すための転
送クロックを作成する画像データの画素密度変換方式に
関する。

近年のコンピュータシステムの高速化に伴い、画像をデ
ィジタル処理して扱う分野が増えている。

この場合、１つの原画データを種々のメディアに出力す
るために、原画データを縮小することが要求されている
。

ディジタル画像をシリアルに出力する際、画像データに
同期したクロック（転送クロック）を用いて画像データ
を読出す。この場合、縮小の際にはこの転送クロックの
発生回数を減らす方法が採られる。縮小率は固定ではな
く、ユーザにより種々の縮小率が必要とされるので、安
価な方法で任意の縮小率の間引きパルス（転送クロック
）を発生させることが要求されている。

［従来の技術〕第５図は従来方式の回路図である。カウンタ１は、基準
クロックをカウントしてそのカウント値をアドレスとし
てメモリ２に与える。メモリ２には、予め必要と思われ
る間引きパルスのパターンが書込まれている。このメモ
リ２の出力パルスはゲート回路３に入り、別途入力され
る基準クロックの通過を制御する。

例えば、１／４に縮小する場合には、基準クロックが４
個に対して転送クロックが１個出力されればよい。そこ
で、メモリ２のアドレスが４の倍数の番地に“０”を書
込み、その他の番地には“１”を書込んでおく。メモリ
２０入力であるアドレスデータは基準クロックを順次カ
ウントしているので、メモリ２は基準クロックの４個に
１個の割合で“０”を出力する。続くゲート回路３でこ
の出力パルスと基準クロックのオアをとれば、ゲート回
路３からは、１／４に圧縮された転送クロックが得られ
る。

第６図は画像データ縮小を示すタイミングチャートであ
る。（ａ）は基準クロック、（ｂ）は画像メモリ内に基
準クロックと対応して格納されている画像データである
。この画像データを基準クロックをそのまま用いて読出
せば画像メモリからはＤＯ，Ｄｉ、Ｄ２・・・という順
に画像データが読出される。

ここで、メモリ２からの出力パルスが基準クロック４個
に１個の割合で出力されると、ゲート回路３からの転送
クロック（間引きパルス）は、（Ｃ）に示すように基準
クロック４個に対して１個出力される。この転送クロッ
クを用いて画像メモリから画像データを読出せば、出力
データは（ｄ）に示すように転送クロックに同期した番
地のデータＤ３となり、画像データは１／４に縮小され
ることになる。

［発明が解決しようとする課題］前述した従来の方式では、メモリ２に格納される間引き
パターンは特定の縮小率で固定されてしまう。縮小率を
変更しようとすると、メモリ２の内容を変更しなければ
ならない。ここで、メモリ２の間引きパターンに汎用性
を持たせようとすると、予め多くの間引きパターンを登
録しておく必要があり、メモリ容量も増え、ハードウェ
アも増えてしまう。また、各ラインで同じ箇所の画素を
間引くことになるので、従来の方式では、垂直な細線が
消えてしまうこともある。

本発明はこのような課題に鑑みてなされたものであって
、任意の縮小率の間引きパルスを転送クロックとして生
成する簡単な構成の画像データの画素密度変換方式を提
供することを目的としている。

［課題を解決するための手段］第１図は本発明の原理ブロック図である。図において、
１０は画像データの縮小率を２進数で設定する縮小率設
定レジスタ、１１は前段からのデ−夕を基準クロックで
セットするレジスタ、１２は該レジスタ１１と縮小率設
定レジスタ１０のそれぞれの出力を加算し、加算結果が
１を越えたら、その越えた分を前記レジスタにフィード
バックすると共に、加算結果が１を越えた時にキャリー
信号を出力する加算器、１３は該加算器１２のキャリー
出力で基準クロックの通過を制御するゲート回路である
。該ゲート回路１３の出力が転送クロック（間引きパル
ス）となり、画像メモリ（図示せず）に読出しクロック
として入る。

［作用］縮小率設定レジスタ１０て縮小率を設定する。

最初は、加算器１２は縮小率設定レジスタ１０で設定さ
れた値レジスタ１１の出力であるＯを加算する。従って
、最初の加算器１２の出力は１以下であるからキャリー
を出力しない。この加算器１２の出力はレジスタ１１に
基準クロックでセットされる。次に、加算器１２は縮小
率設定レジスタ１０の出力とセットされたレジスタ１１
出力を加算する。加算結果が１を越えた場合にはゲート
回路１３にキャリー信号を出力し、１を越えた分をレジ
スタ１１に与える。このように動作を基準クロックに同
期して繰返すことにより、ゲート回路１３からは縮小率
設定レジスタ１０により設定された縮小率の転送クロッ
クが得られる。

［実施例］以下、図面を参照して本発明の実施例を詳細に説明する
。

先ず、第１図の回路で基準クロックを１／４に縮小する
場合について、第２図を参照しつつ説明する。

■縮小率設定レジスタ１０に縮小率１／４を設定する。

具体的には、１／４を小数０．２５になおし、２進数の
形“０１”で与える。ここで、“０”は０，５の位（１
／２’　）を次の“１”は０．２５の位（１／２２）を
示す。この結果、１発註の基準クロックでは第２図の設
定部（縮小率設定レジスタ１０を示す）は０．２５にな
り、繰越部（レジスタ１１を示す）は０のままである。

この時の加算器１２による加算結果は設定部と繰越部を
加えた０、２５である。

■２発目の基準クロックで加算器１２の結果０２５がレ
ジスタ１１にセットされるので、加算器１２は０，２５
と０，２５とを加算することになり、加算結果は０．５
になる。

■３発目の基準クロックで加算器１２の結果０゜５がレ
ジスタ１１にセットされるので、加算器１２は０．２５
と０．　５を加算することになり、加算結果は０，７５
になる。

■４発明の基準クロックで加算器１２の結果０゜７５が
レジスタ１１にセットされるので、加算器１２は０．２
５と０．７５を加算することになり、加算結果は１．０
０となる。ここで、加算器１２は加算結果が１を越えた
ので、キャリーパルスをゲート回路１３に出力する。こ
の結果、ゲート回路１３が開き、基準クロックが通過し
、転送クロックとなる。一方、加算器１２はその出力が
１を越えたので、１を越えた分（ここでは０）をレジス
タ１１に与える。

■５発明の基準クロックで加算器１２の出力０がレジス
タ１１にセットされるので、加算器１２は０．２５と０
を加算することになり、加算結果は０．２５となり、■
に戻る。

以下、同様の動作を繰返してゲート回路１３からは基準
クロック４個に１個の転送クロックが規則的に出力され
、第１図の回路は１／４の縮小された転送クロックを出
力する。この転送クロックを画像メモリ（図示せず）の
読出しクロックとして用いることにより、画像データの
１／４の画素密度変換が行われる。

第３図は第１図回路の動作を示すタイミングチャートで
ある。図において、（ａ）は基準クロック、（ｂ）は設
定部（縮小率設定レジスタ１０）に設定される縮小率の
整数ビットで、整数ビットに１が立つことはないからＯ
である。（Ｃ）は設定部に設定される縮小率の小数部１
で１／２′の桁の値である。縮小率が１／４であればこ
の小数部１に１が立つことはないからここも０である。

（ｄ）は設定部に設定される縮小率の小数部２て１／２
２の桁の値である。縮小率１／４てはこの桁には１が立
つ。つまり、（Ｃ）と（ｄ）を加算した値か縮小率とし
て設定される。

（ｅ）は繰越部（レジスタ１１）の小数部１て１／２１
の桁の値である。（ｆ）は繰越部（レジスタ１１）の小
数部２て１／２２の桁の値である。

（ｆ）のパルスが２回発生すると、０．２５＋０゜２５
で０．５となり、（ｅ）に示すように小数部１が立ち上
がって０．５の値か設定される。つまり、繰越部は（ｅ
）と（ｆ）を加算したものとなる。

基準クロックの４発目では、（ｇ）に示すように加算器
１２から正論理のキャリーが発生する。

ゲート回路１３内では、このキャリーを（ｈ）に示すよ
うに反転させ、この反転信号と基準クロックとのオアを
とっている。従って、（ｈ）信号が“０“の間だけ基準
クロックが通過し、その出力は（ｋ）に示すようなもの
となる。この（ｋ）が間引きパルス（転送クロック）と
なる。

（ｉ）は加算器１２による加算結果の小数部１で１／２
１の位を示し、（ｊ）は加算結果の小数部２で１／２２
の位を示している。基準クロックの１発目で小数部２が
１になり、２発目で小数部１が１になる。そして、加算
器１２の加算結果は（ｉ）と（ｊ）を加算したものとな
る。キャリーが立つ直前では、（ｉ）、　　（ｊ）とも
に１となり、０．７５か得られていることがわかる。

第４図は本発明の一実施例を示す構成ブロック図である
。第１図と同一のものは、同一の符号を付して示す。ゲ
ート回路１３は加算器１２の出力を反転するインバータ
１３ａと該インバータ１３ａ出力をその一方の入力に、
基準クロックを他方の入力に受けるオアゲート１３ｂか
ら構成されている。２０はその一方の入力に基準クロッ
クを、他方の入力にイネーブル信号を入力するオアゲト
である。該オアゲート２０の出力がレジスタ１１にクロ
ックとして与えられる。第１図に示す回路と異なる点は
、オアゲート２０か設けられている点である。

前述したように、従来方式によれば画像データを間引き
転送すると、ライン毎に同じ箇所が間引かれる。従って
、その間引かれた箇所に垂直な細線があれば、その細線
は再現されなくなってしまう。そこで、第４図に示すよ
うなオアゲート２０を設けておき、レジスタ１１に前段
のデータをセットする基準クロックをイネーブル信号で
制御するようにする。

このイネーブル信号は、各スキャンラインのイネーブル
信号が有効な期間のみ基準クロックが入力されるように
機能する。イネーブル信号は、各ラインの画像データの
うち有効な画像データを指定する信号で、このイネーブ
ル信号により、レジスタ１１にセットされていた前のラ
インの最後の値を残し、この値を初期値として次のライ
ンの転送クロックを発生させるようにする。これにより
、各ラインにおいて、開始時のレジスタ１１の初期値の
内容が異なるので、ライン毎に別の箇所を間引くことに
なり、垂直な細線の再現も可能となる。

［発明の効果コ以上、詳細に説明したように、本発明によれば任意の縮
小率の間引きパルスを転送クロックとして生成する回路
を、簡単な構成で実現することができる。また、垂直な
細線も必ず再現することかできる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は第１図回路の動作を示す図、第３図は第１図回路の動作を示すタイミングチャート、第４図は本発明の一実施例を示す構成ブロック図、第５図は従来方式の回路図、第６図は画像データ縮小を示すタイミングチャートであ
る。第１図において、１０は縮小率設定レジスタ、１１はレジスタ、１２は加算器、１３はゲート回路である。

Claims

【特許請求の範囲】（１）画像データの縮小率を２進数で設定する縮小率設
定レジスタ（１０）と、前段からのデータを基準クロックでセットするレジスタ（１１）と、該レジスタ（１１）と縮小率設定レジスタ（１０）のそれぞれの出力を加算し、加算結果が１を越
えたら、その越えた分を前記レジスタ（１１）にフィー
ドバックすると共に、加算結果が１を越えた時にキャリ
ー信号を出力する加算器（１２）と、該加算器（１２）のキャリー出力で基準クロックの通過を制御するゲート回路（１３）とにより構
成され、該ゲート回路（１３）の出力を画像データの転送クロックとして用いるように構成した画像データ
の画素密度変換方式。（２）前記レジスタ（１１）に入力される基準クロック
を制御するために、イネーブル信号を設け、該イネーブ
ル信号が有効な期間のみ基準クロックがレジスタ（１１
）にセットパルスとして入るように構成したことを特徴
とする請求項１記載の画像データの画素密度変換方式。