JPH04166992A

JPH04166992A - 画像縮小回路におけるメモリアクセス装置

Info

Publication number: JPH04166992A
Application number: JP2294120A
Authority: JP
Inventors: Kiyoyuki Kohiyama; 清之小檜山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-10-31
Filing date: 1990-10-31
Publication date: 1992-06-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の概要〕画素データを間引いてメモリへ書込み、これにより縮小
した画像の画素データをメモリより高速に読出すメモリ
アクセス装置に関し、１／に縮小画像用のメモリアクセス装置を提供すること
を目的とし、画素を間引き、その間引いた画素をメモリに書込むこと
で画像の縮小を図る回路における該メモリのアクセス装
置において、該メモリを複数個設け、更に、間引きでメ
モリ書込み用画素を得る度にｎ進カウンタをカラン１ヘ
アツブさせ、その計数値をデコードして決定した書込み
対象のメモリへ画素データを書込む手段と、これらのメ
モリを読出してシリアルな画素データ列を出力する手段
を設けた構成とする。

〔産業上の利用分野〕

本発明は、画素データを間引いてメモリへ書込み、これ
により縮小した画像の画素データをメモリより高速に読
出すメモリアクセス装置に関する。

インデックス画面では、デイスプレィ画面に複数の縮小
した画面を一覧表示する。このような場合は画像の縮小
、高速読出し、伝送が必要になる。

〔従来の技術〕

第４図に画像を１／Ｋに縮小する装置の構成例を示す。

これはクロックを１／Ｋに分周するカウンタを備える１
／に間引き回路１２とメモリ１０を用い、クロックかに
個入力する毎に間引き回路１２が発生するキャリー信号
を書込み信号Ｗｓとし、該信号Ｗｓでメモリ１０ヘディ
ジタル画像情報入力（画素データ列）Ｐ！、、の１つ（
１画素分）を書込む。これで１／Ｋに縮小された（間引
かれた）画像がメモリ１０に入るから（垂直方向でも縮
小するなら走査線も間引いてに本に１つ採用する）、こ
れを一定速度で読出して、ｌ／Ｋに縮小したディジタル
画像出力Ｐ６１．を生じる。

Ｋが整数であると上記でよいが、Ｋ＝３．５など小数点
以下の数を含む数であると工夫を要し、この場合は第４
図（ｂ）に示す如き回路になる。

Ｋ＝３．５をレジスタ１２ｅにセットし、レジスタ１２
ｃとカウンタ１２ａは最初０とし、この状態か４カウン
タ１２ａにクロックを計数させ、該カウンタ１２ａの内
容とレジスタ１２ｃの内容を比較器１２ｂに比較させる
。同図（Ｃ）に示すようにクロック計数でカウンタ１２
ａの内容は０゜１．２．・・・・・・となり、比較器１
２ｂは最初の入力０．０で一致出力１を生じ、レジスタ
１２ｃに加算器１２ｄの出力（３，５＋０’＝３．５）
を取込ませる。従ってカウンタ計数値が１，２ではレジ
スタ１２ｃが３．５．３．５で不一致であり、比較器１
２ｂの出力は０、従ってレジスタ１２ｃの内容は不変で
ある。カウンタ１２ａが３になると、比較器１２ｂは整
数部分のみ比較するので比較結果は１になり、これでレ
ジスタ１２ｃは加算器１２ｄの出力（３，５＋３．５＝
７．０）を取込んで７になる。以下同様で、第４図（Ｃ
）に示すように比較器１２ｂはクロックが３個、４個、
３個、４個、・・・・・・到来する毎に１になり、これ
はメモリ１０への書込み信号Ｗｓになるので、ｌ／３．
５縮小が行なわれることになる。

メモリ１０に書込んだ画像は読出してデイスプレィに表
示するが、この読出しについては、前述のインデックス
画面だけでなく、１デイスプレィ画面に１画面のみ表示
する場合も高解像度であれば、高速読出しが必要になる
。

メモリの高速読出しには、メモリそれ自身の高速化の他
に、複数（ｎ）個のメモリを使用する方法も有効である
。例えばｎ個のメモリを用いてこれらに順にデータを書
込み、これらｎ個のメモリを同時に読出す、またその読
出しデータを並列／直列変換する、或いはか−るメモリ
装置を複数組用いて出力を連続化すると、高速読出し、
高速シリアル出力データが得られる。

〔発明が解決しようとする課題〕

このように、画像縮小は縮小率Ｋが整数でも、端数を含
む数でも可能であり、そしてメモリ高速読出しは複数個
のメモリの逐次書込み、同時読出し等が有効である。

縮小した画像の高速読出しにはこれらを併用することが
考えられるが、Ｋ＝３．５などては書込みタイミングが
３クロツク後だったり４クロ・ツク後だったりし、ｎ個
並列ではとのメモリに書込むかなどに工夫を要する。

本発明はか−る点を工夫したものであり、１／に縮小画
像用のメモリアクセス装置を提供することを目ｎ勺とす
るものである。

〔課題を解決するための手段〕

第１図に示すように本発明では複数個のメモリ１〜ｎと
、その書込み回路および読出し回路を設ける。書込み回
路は、書込み対象のメモリを指定する信号■■■・・・
・・・を出力する回路２０を備える。

また第１図（ｂ）では複数個のメモリ１〜ｎのデータ入
力側に前段レジスタ群２２Ａを、またデータ出力側に後
段レジスタ群２４Ｂを設け、また後段レジスタ群の出力
側には並列／直列変換回路２４Ｃを設ける。

〔作用〕

この構成で、画像の縮小、その縮小した画像の高速読出
しが可能である。

即ち間引き率Ｋが与えられると、間引き回路１２はその
間引き率に従った書込み信号Ｗｓを出力し、ｎ進カウン
タ１４はこれを計数して計数値ｌ。

２．３．・・・・・・ｎを繰り返す。デコーダ１６はこ
れをデコードして出力■■、・・・・・・を生じ、これ
は第１図（ａ）の場合はメモリ１，２．・・・・・・を
指定し、同図（ｂ）の場合は前段レジスタ群２２Ａのレ
ジスタｌ、２．・・・・・・（符号１，２．・・・・・
・は図示しないが、メモリｌ、２．・・・・・・に対す
るレジスタ）を指定する。

第１図（ａ）ではデジタル画像情報入力（画素データ列
）　Ｐ　＋ゎはメモリ１〜ｎに共通に入力しており、各
メモリ１，２．・・・・・・はデコーダ出力■■・・・
・・・があるとき該当メモリに入力（画素データ）ｐ　
、、、が書込まれる。従ってメモリ１，２．・・・・・
・には入力Ｐａｎが逐次書込まれる。第１図（ｂ）では
入力ｐ　Ｉｎは前段レジスタ群２２Ａの各レジスタへ共
通に入力しており、各レジスタはデコーダ出力■■・・
・・・・があるとき該当レジスタが入力Ｐ３．．をセッ
トされる。従って各レジスタへ入力Ｐｉｎが逐次取込ま
れ、そして全レジスタが入力Ｐ１．．を取込んだ゛とき
、メモリｌ−ｎへその入力側レジスタの内容が一斉に書
込まれる。このメモリ書込みはメモリ書込み回路２２が
行なう。

メモリ読出しは、第１図（ａ）ではメモリ読出し回路２
４がメモリ１，２．・・・・・・を逐次読出し、選択回
路２４Ａがそれを出力する。選択回路２４Ａは具体的に
は切替スイッチやオアゲートでよい。

選択回路２４Ａの出力Ｐ　ｏ＋＋１はシリアルな画素デ
ータ列である。第１図（ｂ）ではメモリ読出し回路２４
によりメモリ１〜ｎが同時に読出され、読出し出力（画
素データ）は各々の出力側レジスタにセットされる。こ
れて並列／直列変換回路２４Ｃにはレジスタ群２４Ｂの
各レジスタの内容（画素データ）が並列に入力され、該
回路２４Ｃはこれらを逐次出力する。この出力Ｐ　６１
＋１　もシリアルな画素データ列である。

メモリ１〜ｎへ書込む画素データは１画面（１フイール
ド）分などとするのかよい。そしてこの１画面分の画素
データがメモリ１〜ｎへ書込まれたとき、これらをシリ
アル出力する。連続的な書込み／読出しを行なうにはこ
れらのメモリ装置を複数設け、１つのメモリ装置が読出
しを行なっているとき他のメモリ装置は書込みを行なう
ようにするとよい。このような書込み／続出しには、書
込みと読出しを同時に行なえるメモリを使用するのも、
有効である。

〔実施例〕

第１図のデコーダ１６の出力■■・・・・・・は（ａ）
ではメモリ１，２．・・・・・・へのライトイ悼−プル
信号になり、（ｂ）ではレジスタ群２２Ａの各レジスタ
へのセット信号になる。間引き回路Ｉ２には第４図のそ
れを使用できる。

第２図を参照して第１図（ａ）の動作を説明する。間引
き率にはやはり３．５とすると、比較器１２ｂ（第４図
）の−散出力１はカウンタ１２ａの計数値０．　３．’
７．　１０．・・・・・・て発生し、これがメモリ書込
み信号Ｗｓになる。この書込み信号Ｗｓはｎ進カウンタ
１４へも入力され、次のクロックでの計数値更新（イン
クリメント）を指示する。カウンタ１４は最初１がセッ
トされており、従ってカウンタ１４の計数値は図示のよ
うに１゜２．２，２，３，３．　　・・・・・・となる
。デコーダ１６はこれをデコードして、比較器出力カ月
でかつ計数値が１のとき信号■、２のとき信号■、・・
・・・・を出力する。

入力Ｐ、は画素データ１０，２０，３０，１１゜２１．
３１．・・・・・・とする。画素データは２値画像なら
１ビツト、濃淡画像なら１バイト、カラー濃淡画像なら
３バイト等であり、１０，２０．・・・・・・はこれら
を表わす。そしてメモリ１〜ｎへは１画面分のデータを
格納し、各メモリへはその画面の各ラインの画素データ
を格納するときは、データ１０．１１，１２．　・・・
・・・、データ２０，２１，２２、・・・・・・はその
各ラインの画素データである。本例では読出しは各メモ
リ同時読出しで、出力側で並／直列変換している。また
出力■■・・・・・・等はメモリは１〜３だけの場合を
示している。

第３図を参照して第１図（ｂ）の動作を説明する。間引
き率にはやはり３゜５としており、デコーダ出力■、■
、■、・・・・・・はカウンタ１２ａが計数値０．　３
．　７．　１．０．・・・・・・のときに出る。この出
力■■■・・・・・・は前段レジスタ群２２Ａのレジス
タ１．　２．　３．・・・・・・ヘディジタル画像情報
入力（画素データ列）Ｐｌ、、を逐次取込ませる。前段
レジスタ群の全レジスタが入力Ｐ　Ｉｎを取込んだとき
、従って書込み信号■■・・・・・・がｎ個発生する毎
に信号Ｘを出力し、これで前段レジスタ群の各レジスタ
のデータを各々のメモリ１〜ｎへ同時に書込む。

これをｎ個の入力ｐ　Ｉｎ毎に行なう。

メモリ１〜ｎの読出しも同時に行ない、並列／直列変換
回路２４Ｃでシリアル画素データ列Ｐ　ｏｕｒにする。

入力Ｐ　ＩｎがｊＯ，２０，３０，１１、２１，３１，
１２，２２，３２，・・・・・・なら出力Ｐ６ｕｌ　も
これと同じである。

この第３図では、第２図のようにｎ個のメモリを個別に
制御する必要がない。但し、前段レジスタ群を必要とし
、ハードウェア量は大になる。

〔発明の効果〕

以上説明したように本発明では、縮小率Ｋが端数を持っ
て、書込みタイミングが変動する場合も、複数のメモリ
へ画像の画素データを確実に書込み、′それを高速読出
しすることができる。

【図面の簡単な説明】

第１図は本発明の原理図、第２図、第３図は本発明の実施例１，２の説明図、第４図は画像縮小の説明図である。第１図で１〜ｎは複数個のメモリ、２０はメモリ書込み
手段、２４．２４Ａ−Ｃはメモリ読出し出力手段である
。

Claims

【特許請求の範囲】１、画素を間引き、その間引いた画素をメモリに書込む
ことで画像の縮小を図る回路における該メモリのアクセ
ス装置において、該メモリを複数個（１〜ｎ）設け、更に、間引きでメモリ書込み用画素を得る度にｎ進カウンタ（
２０）をカウントアップさせ、その計数値をデコードし
て決定した書込み対象のメモリへ画素データを書込む手
段と、これらのメモリを読出してシリアルな画素データ列を出
力する手段（２４Ａ〜Ｃ）を設けたことを特徴とする画
像縮小回路におけるメモリアクセス装置。２、画素を間引き、その間引いた画素をメモリに書込む
ことで画像の縮小を図る回路における該メモリのアクセ
ス装置において、該メモリを複数個（１〜ｎ）設け、更に、間引きでメモリ書込み用画素を得る度にカウントアップ
するｎ進カウンタ（１４）と、該カウンタの計数値をデ
コードして書込み対象のメモリを決定するデコーダ（１
６）と、該決定されたメモリへ前記画素を書込む回路（
２２）と、これらのメモリを同時に読出し、その読出し出力を逐次
選択してシリアルな画素データ列を出力する読出し回路
（２４、２４Ａ）を設けたことを特徴とする画像縮小回
路におけるメモリアクセス装置。３、画素を間引き、その間引いた画素をメモリに書込む
ことで画像の縮小を図る回路における該メモリのアクセ
ス装置において、該メモリを複数（１〜ｎ）設け、これらのメモリのデー
タ入力側に前段レジスタ群（２２Ａ）を、データ出力側
に後段レジスタ群（２４Ｂ）を設け、更に、間引きでメモリ書込み用画素を得る度にカウントアップ
するｎ進カウンタ（１４）と、該カウンタの計数値をデ
コードしてセット対象の前段レジスタを決定するデコー
ダ（１６）と、前段レジスタ群へ画素データが全てセッ
トされたとき前記複数のメモリへ同時に書込みを行なう
回路（２２）と、これらのメモリを同時に読出して読出
しデータを後段レジスタ群へセットする回路（２４）と
、後段レジスタ群のデータを逐次取出し、シリアルな画
素データ列を出力する並列／直列変換回路（２４Ｃ）を
設けたことを特徴とする画像縮小回路におけるメモリア
クセス装置。