JPS58169681A - 画像処理回路 - Google Patents
画像処理回路Info
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- JPS58169681A JPS58169681A JP57053000A JP5300082A JPS58169681A JP S58169681 A JPS58169681 A JP S58169681A JP 57053000 A JP57053000 A JP 57053000A JP 5300082 A JP5300082 A JP 5300082A JP S58169681 A JPS58169681 A JP S58169681A
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- Japan
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- circuits
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- shift register
- image processing
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は白黒２値の画像デー４により表現された文字の
太さを細める処理即ち細め処理を行なう画像処理回路に
関する。
太さを細める処理即ち細め処理を行なう画像処理回路に
関する。
ｆｂｌ 従来技術と間嘔点
白黒２値の１Ｎｉｉ儂デーダは第１図に示す如く表現さ
れ６つこの様な画偉デーダに書かれた文字例えばＴの太
嘔を細める処理即ち細め処理が画健処履の分野で必要と
される。細め処理は３×３ドツトのマド１ｊツクスによ
るフィルタで第１図の全てのピットを千ニックし″１”
のピットを′″０”に置き換えることにより実行される
。第２図は３Ｘ３ドツトマトリツクスで細め処理及びノ
イズ除去を行なう場合のパターンを示す、第２図内は文
字の上側を細める場合でＸ印の部分は１０”でも１ビで
も良いが上側３ドツトは必ず＠Ｏ＃でなければならない
。又″″ｌ″で示す位置は必ずビであることが必要であ
る。第２図（Ｂｌは文字の下側を細める場合で第２図＋
ＱＦｉ文字の左側でＩＩＩ！２図（Ｄは文字の右側の場
合である。）第２回出はノイズの場合で中央の１ドツト
のみ＠１”で他は全て１０＃のとき、該′″ｌ“〜（曇
のパターンの位置１表わす説明図である。第１図Ｔの文
字の上側の細め処理を行なう場合、点線で示す位置より
矢印の方向に各ドツト１検出して第２回内のパターンに
合致するかどうかチェックす６゜この場合３×３ドツト
マトリツクスのパターンは１，２，３，４．７は１０′
で５．６，８．９は′″］”のため文字の上側の細め処
理を行なうパターンが得られたと認識して５に接当する
位置のドツト“１”’２” ｏ’に置き換える処理を行
ない文字の太さ金網める。次に矢印の方向へ１ビツト分
移動してパターンをチェックして行き横方向の走査が完
了すると下側に１ドツト移動し又矢印の方向に走査する
。以トの夢動作で全画面を処理した後、下側を細める処
理、次に右側を１次に左側ｔと合計４回の処理動作を行
なって完了する。
れ６つこの様な画偉デーダに書かれた文字例えばＴの太
嘔を細める処理即ち細め処理が画健処履の分野で必要と
される。細め処理は３×３ドツトのマド１ｊツクスによ
るフィルタで第１図の全てのピットを千ニックし″１”
のピットを′″０”に置き換えることにより実行される
。第２図は３Ｘ３ドツトマトリツクスで細め処理及びノ
イズ除去を行なう場合のパターンを示す、第２図内は文
字の上側を細める場合でＸ印の部分は１０”でも１ビで
も良いが上側３ドツトは必ず＠Ｏ＃でなければならない
。又″″ｌ″で示す位置は必ずビであることが必要であ
る。第２図（Ｂｌは文字の下側を細める場合で第２図＋
ＱＦｉ文字の左側でＩＩＩ！２図（Ｄは文字の右側の場
合である。）第２回出はノイズの場合で中央の１ドツト
のみ＠１”で他は全て１０＃のとき、該′″ｌ“〜（曇
のパターンの位置１表わす説明図である。第１図Ｔの文
字の上側の細め処理を行なう場合、点線で示す位置より
矢印の方向に各ドツト１検出して第２回内のパターンに
合致するかどうかチェックす６゜この場合３×３ドツト
マトリツクスのパターンは１，２，３，４．７は１０′
で５．６，８．９は′″］”のため文字の上側の細め処
理を行なうパターンが得られたと認識して５に接当する
位置のドツト“１”’２” ｏ’に置き換える処理を行
ない文字の太さ金網める。次に矢印の方向へ１ビツト分
移動してパターンをチェックして行き横方向の走査が完
了すると下側に１ドツト移動し又矢印の方向に走査する
。以トの夢動作で全画面を処理した後、下側を細める処
理、次に右側を１次に左側ｔと合計４回の処理動作を行
なって完了する。
第３図は画偉処理を行なら装置の概略図を示す。
１儂ｌＯ′ｆｔ、ａｉＩの如く走査しレンズＩＩＱ経て
光センサ−２に受光し、画面の濃淡によるアナログ信号
全アナログディジダル変換部１３に於てディシダ少の２
値信号に変換し、１偉処理回路１４に加える。両前処理
回路は前記の動作全行ない細め処理とノイズ除去をした
信号をメモ１３１５に格納する。
光センサ−２に受光し、画面の濃淡によるアナログ信号
全アナログディジダル変換部１３に於てディシダ少の２
値信号に変換し、１偉処理回路１４に加える。両前処理
回路は前記の動作全行ない細め処理とノイズ除去をした
信号をメモ１３１５に格納する。
大
第４図はＯＣＲ装置等の一文字分を細め処理〃びノイズ
除去する画偉処理回路で公知のものである。１６はｖＩ
／ｃ３図ノｌ ６ｔ−１７ａ第３１１（１）１７を示す
。１６より入るビット列は６４ビツト（／Ｊシフトレジ
スター８に１ビット単位で入ｉＬ、、ＡｔよりＡ２．Ａ
３と順次シフトされＡ６４迄入ると次の６４ビートシフ
トレジスター９に入りＢｌ、Ｂ２と１１次シフトされＢ
６４迄入ると３ビツトシフトレジスダ２０に入りＣＩ、
Ｃ２，Ｃ３とシフトされる。
除去する画偉処理回路で公知のものである。１６はｖＩ
／ｃ３図ノｌ ６ｔ−１７ａ第３１１（１）１７を示す
。１６より入るビット列は６４ビツト（／Ｊシフトレジ
スター８に１ビット単位で入ｉＬ、、ＡｔよりＡ２．Ａ
３と順次シフトされＡ６４迄入ると次の６４ビートシフ
トレジスター９に入りＢｌ、Ｂ２と１１次シフトされＢ
６４迄入ると３ビツトシフトレジスダ２０に入りＣＩ、
Ｃ２，Ｃ３とシフトされる。
ＡＩ、Ａ２．Ａ３．Ｂｌ、Ｂ２．Ｂ３．ＣＩ、Ｃ２，Ｃ
３の各レジスタの内容が３×３ドツトマトリツクスの７
４１１９回路２１に入り、前記の条件によりＢ２ノトッ
トが置き換えられて１７よ抄メモリ１５に入る。
３の各レジスタの内容が３×３ドツトマトリツクスの７
４１１９回路２１に入り、前記の条件によりＢ２ノトッ
トが置き換えられて１７よ抄メモリ１５に入る。
以上説明した如〈従来の１偉処理回路は一画面の横幅が
６４ドツト程度の少ないドツト数の場合適当であるが例
えばファクシミリ等の横幅が１７２８ドツトとドツト数
が多くなるとシフトレジスタは１７２８ビツトのもの２
個必要とな９実現性が失なわれる欠点がある。
６４ドツト程度の少ないドツト数の場合適当であるが例
えばファクシミリ等の横幅が１７２８ドツトとドツト数
が多くなるとシフトレジスタは１７２８ビツトのもの２
個必要とな９実現性が失なわれる欠点がある。
ｆｃｌ 発明の目的 一
本発明の目的は上記欠点を除くためシフトレジスタの代
りにｌ’Ｌ Ａ、Ｍ等のメモＩＪ ２用い一画面の処理
１可数も１回で終了し得る様に回路を構成することで実
現性のある簡単で経済的な回路とし画儂処理速ｉｔ高速
化することにある。
りにｌ’Ｌ Ａ、Ｍ等のメモＩＪ ２用い一画面の処理
１可数も１回で終了し得る様に回路を構成することで実
現性のある簡単で経済的な回路とし画儂処理速ｉｔ高速
化することにある。
ｆｄｌ 発明の構成
本発明σ）構成はＲＡＭ ｙ２３個と３ビツトのシフト
レジス９３個と画イ０演算回路１個と１１組とした回路
をＦＩｌｌＩＱ４組設はアドレスレジスタ１個と組合せ
ることによりビット数の多い画面’ｋ１回の画面処理で
完了させ得るようにしたものである◎Ｉｅｌ 発明の
実施例 第５図は本発明の一実施例？示す回路のブロック図であ
る。第６図は第５図の動作を説明するダイムチヤードで
ある。Ｗ、５図に於て、２２，２３゜４０．４１は夫々
独立した画偉処理回路で回路構成は全く同一である。２
４，２５．２６はＲＡＭで例えば２０４ＦＩＸ１ビツト
のメモリとすると該ＲＡＭ２４．２５．２６？共通にア
ドレスするアドレスレジスタ３１は１１ビツトで構成さ
れる５２７，２８゜２９は夫々３ビツトのシフトレジス
タで３（１画偉演算回路で３×３ドツトのマトリックス
によるフィｒレーダである。第３図で示すＡ／Ｄ変換部
の出力１６がＲＡＭ２４の１６端子に入り１偉処理回路
４１の画情演算回路３０の出力１７は第３図メモリ１５
の入力である。
レジス９３個と画イ０演算回路１個と１１組とした回路
をＦＩｌｌＩＱ４組設はアドレスレジスタ１個と組合せ
ることによりビット数の多い画面’ｋ１回の画面処理で
完了させ得るようにしたものである◎Ｉｅｌ 発明の
実施例 第５図は本発明の一実施例？示す回路のブロック図であ
る。第６図は第５図の動作を説明するダイムチヤードで
ある。Ｗ、５図に於て、２２，２３゜４０．４１は夫々
独立した画偉処理回路で回路構成は全く同一である。２
４，２５．２６はＲＡＭで例えば２０４ＦＩＸ１ビツト
のメモリとすると該ＲＡＭ２４．２５．２６？共通にア
ドレスするアドレスレジスタ３１は１１ビツトで構成さ
れる５２７，２８゜２９は夫々３ビツトのシフトレジス
タで３（１画偉演算回路で３×３ドツトのマトリックス
によるフィｒレーダである。第３図で示すＡ／Ｄ変換部
の出力１６がＲＡＭ２４の１６端子に入り１偉処理回路
４１の画情演算回路３０の出力１７は第３図メモリ１５
の入力である。
第６図に於てクロックはクロックφ３．φ３．φ。
の種類が用いられグロ、りφ！、φ、はクロックφ１の
２倍の周期をもつ、アドレスレジスタ３１はクロックφ
、の立下りでアドレスで示す如く更新される。タイミン
グＴ ｌの始めでアドレスレジスタ３豐ドレスが更新さ
れるとＲＡＭ２４，２５．２６は読出しｔ始めタイミン
グＩ’ｌの途中よりデータがＲＡＭ２４，２５．２６の
出力にｌ） ＯＵ Ｔで示す如く送出され、該データは
クロックφ、の立下りでＦ’ Ｐで示す如くシフトレジ
スタ２７，２８，２９の夫々ｓ、＋ Ｓ４ ＋ Ｓマに
セクトされる。同時にシフトレジスタ２７．２８．２９
のシフトも行なわれＳ、。
２倍の周期をもつ、アドレスレジスタ３１はクロックφ
、の立下りでアドレスで示す如く更新される。タイミン
グＴ ｌの始めでアドレスレジスタ３豐ドレスが更新さ
れるとＲＡＭ２４，２５．２６は読出しｔ始めタイミン
グＩ’ｌの途中よりデータがＲＡＭ２４，２５．２６の
出力にｌ） ＯＵ Ｔで示す如く送出され、該データは
クロックφ、の立下りでＦ’ Ｐで示す如くシフトレジ
スタ２７，２８，２９の夫々ｓ、＋ Ｓ４ ＋ Ｓマに
セクトされる。同時にシフトレジスタ２７．２８．２９
のシフトも行なわれＳ、。
’４ ＋ ５ＩＫＡったデーは夫々Ｓ宜Ｉ Ｓｌ ＋
ｓ、と送られる。ＲＡＭのライトエナブルＷＥはタイミ
ング゛１゛２によりシフトレジスタ２７のＳｌとシフト
レジスタ２８０）８４と画像処理回路２２の入力１６と
出力３２の偏号確定後に立下９これ等の諸デーダがＲＡ
Ｍ２５，２６．２４に夫々書込才れる。この書込みアド
レスは前記読出しアドレスと同一である。画像演算回路
３０はシフトレジスタ２７゜２Ｆ＋、２９の８１〜Ｓ争
のビットが第２因に示す条件に合致すればシフトレジス
タＳｌのデータを”ｏ’に噴換えて細め処理及びノイズ
除去全行なう。
ｓ、と送られる。ＲＡＭのライトエナブルＷＥはタイミ
ング゛１゛２によりシフトレジスタ２７のＳｌとシフト
レジスタ２８０）８４と画像処理回路２２の入力１６と
出力３２の偏号確定後に立下９これ等の諸デーダがＲＡ
Ｍ２５，２６．２４に夫々書込才れる。この書込みアド
レスは前記読出しアドレスと同一である。画像演算回路
３０はシフトレジスタ２７゜２Ｆ＋、２９の８１〜Ｓ争
のビットが第２因に示す条件に合致すればシフトレジス
タＳｌのデータを”ｏ’に噴換えて細め処理及びノイズ
除去全行なう。
第７図ｉｉＲＡＭ２４，２５．２６とシフトレジスフ２
フ、２８．２９相互間及び画像間のデータの流れを説明
す６図である。３２は第３図１０で示すＩｊｉ儂でＩＱ
Ｏ〜１３８の数字は核画像をドツトに分博したもので各
数字はＡ／Ｄ変換後１０″か１１”で゛示す最小単位で
ある。今画像３２の下側全横方向に走査しているものと
する。電７図（ａｌは画像３２の１０２，１０３，１０
４，１１２，１１３，１１４゜１２２．１２３，１２４
の部分が画像処理回路２２のシフトレジスタ２７．２８
，２９０）Ｓ、〜Ｓ、にセクトされている時ＲＡＭ２４
，２５．２６の内容を示す。この時次のタイミングでＲ
ＡＭ２４には新しい画偉デーダ１３５が１２５の記憶さ
れている位置に入る状態になっている。第６図に示すタ
イミングＴＩ、Ｔ２が経過すると第７図（ｂｌで示す状
態に変化する。即ちシフトレジスタ２７．２８．２９（
１）ｓ、〜ｓ、には次（７） チー９１０３ ＋ １０
４ ｅ １０５ ＊ 、１１３．１１４，１１５，１
２３，１２４．１２５がセットされると共にＲＡＭ２６
に１１５とＲＡＭ２５に１２５のデータがセット嘔れ新
しいデータ１３５がＲＡＭ２４にセクトされる。この時
次の新しいデータ１３６がＲＡＭ２４の１２６の位置に
入る状態となっている。上記は画像処理回ｗＩ２２の動
作であるが画像処理回路２３．４０．４１も同様に動作
可能で画像処理回路２２が上側細め処理を担当し画像処
理回路２３が右側細め処理管１画像処理回＠４０が左側
細め処理ち１画像処理回路４１が下側細め処理を担当す
れば１回の動作で一画面Ｑ〕細め処理を実行出来る。
−げ）発明の詳細 な説明した如く本発明は容易に入手可能なメモリとシフ
トレジスタを用い簡単な回路で画儂処理金高速に完了さ
せることが出来るため、その効果は大なるものがある。
フ、２８．２９相互間及び画像間のデータの流れを説明
す６図である。３２は第３図１０で示すＩｊｉ儂でＩＱ
Ｏ〜１３８の数字は核画像をドツトに分博したもので各
数字はＡ／Ｄ変換後１０″か１１”で゛示す最小単位で
ある。今画像３２の下側全横方向に走査しているものと
する。電７図（ａｌは画像３２の１０２，１０３，１０
４，１１２，１１３，１１４゜１２２．１２３，１２４
の部分が画像処理回路２２のシフトレジスタ２７．２８
，２９０）Ｓ、〜Ｓ、にセクトされている時ＲＡＭ２４
，２５．２６の内容を示す。この時次のタイミングでＲ
ＡＭ２４には新しい画偉デーダ１３５が１２５の記憶さ
れている位置に入る状態になっている。第６図に示すタ
イミングＴＩ、Ｔ２が経過すると第７図（ｂｌで示す状
態に変化する。即ちシフトレジスタ２７．２８．２９（
１）ｓ、〜ｓ、には次（７） チー９１０３ ＋ １０
４ ｅ １０５ ＊ 、１１３．１１４，１１５，１
２３，１２４．１２５がセットされると共にＲＡＭ２６
に１１５とＲＡＭ２５に１２５のデータがセット嘔れ新
しいデータ１３５がＲＡＭ２４にセクトされる。この時
次の新しいデータ１３６がＲＡＭ２４の１２６の位置に
入る状態となっている。上記は画像処理回ｗＩ２２の動
作であるが画像処理回路２３．４０．４１も同様に動作
可能で画像処理回路２２が上側細め処理を担当し画像処
理回路２３が右側細め処理管１画像処理回＠４０が左側
細め処理ち１画像処理回路４１が下側細め処理を担当す
れば１回の動作で一画面Ｑ〕細め処理を実行出来る。
−げ）発明の詳細 な説明した如く本発明は容易に入手可能なメモリとシフ
トレジスタを用い簡単な回路で画儂処理金高速に完了さ
せることが出来るため、その効果は大なるものがある。
第１図は白黒２値の画像データを説明する［Ｆ］、第２
図は細め処理及びノイズ除去を行なう場合のハダーンを
示す図、第３図は画像処理を行なろ装置の概略図、第４
図はＯＣＲ等の画像処理回路をダイノ、チャート、第７
図はＲＡＭとシフトレジスタ相互間と画像間のデータの
流れ全説明する図であ６゜２２，２３．４０．４１は画
像処理回路、２４゜２５．２６はＲＡＭ、２７，２８．
２９はシフトレジスタ、３０は画像演算回路、３１はシ
フトレジスタである。 吊 １ 図 −５２ド１ （Ｂ） （Ｃ） 箪４霞
図は細め処理及びノイズ除去を行なう場合のハダーンを
示す図、第３図は画像処理を行なろ装置の概略図、第４
図はＯＣＲ等の画像処理回路をダイノ、チャート、第７
図はＲＡＭとシフトレジスタ相互間と画像間のデータの
流れ全説明する図であ６゜２２，２３．４０．４１は画
像処理回路、２４゜２５．２６はＲＡＭ、２７，２８．
２９はシフトレジスタ、３０は画像演算回路、３１はシ
フトレジスタである。 吊 １ 図 −５２ド１ （Ｂ） （Ｃ） 箪４霞
Claims (1)
- ３個Ｕ）メモリと各３ビツトのシフトレジスタ３備と画
像演算回路とによシ構成し、第１のメモリは出力を第１
のシフトレジスタの先頭ピットに接続し、第２のメモリ
は入力ｌ第１のシフトレジスタの先頭ビットより得ると
共に出力ｔ−第２のシフトレジスタυ】先頭ビットに接
続し、第３のメモリは入力ｔ−第２のシフトレジスタの
先頭ビットより得ると共に出力全第３のシフトレジスタ
の先頭ビットに接続し、３個のシフトレジスタの全ピッ
トはＩｍ僧演算回路に入力するよう接続した回路を複数
設け、該複数の回路を前記第１のメモリの入力（ｄ前記
画像演算回路の出力に直列接続し、該直列接続された複
数の回路の先頭回路の第１のメモリ入力は画像処理信号
を受偏し、最後の回路の画像演算回路の出力は画像処理
出力信号を送出することｔ時機とする画像処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57053000A JPS58169681A (ja) | 1982-03-31 | 1982-03-31 | 画像処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57053000A JPS58169681A (ja) | 1982-03-31 | 1982-03-31 | 画像処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58169681A true JPS58169681A (ja) | 1983-10-06 |
Family
ID=12930649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57053000A Pending JPS58169681A (ja) | 1982-03-31 | 1982-03-31 | 画像処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169681A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4797852A (en) * | 1986-02-03 | 1989-01-10 | Intel Corporation | Block shifter for graphics processor |
| JPH02219189A (ja) * | 1988-12-20 | 1990-08-31 | American Teleph & Telegr Co <Att> | 画像の細線化方法及び骨格化方法 |
| JPH02257381A (ja) * | 1988-12-20 | 1990-10-18 | American Teleph & Telegr Co <Att> | 画像分類方法、画像内文字の分類方法並びに識別装置、及び画像細線化方法 |
-
1982
- 1982-03-31 JP JP57053000A patent/JPS58169681A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4797852A (en) * | 1986-02-03 | 1989-01-10 | Intel Corporation | Block shifter for graphics processor |
| JPH02219189A (ja) * | 1988-12-20 | 1990-08-31 | American Teleph & Telegr Co <Att> | 画像の細線化方法及び骨格化方法 |
| JPH02257381A (ja) * | 1988-12-20 | 1990-10-18 | American Teleph & Telegr Co <Att> | 画像分類方法、画像内文字の分類方法並びに識別装置、及び画像細線化方法 |
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