JPH06214556A

JPH06214556A - 画像処理装置

Info

Publication number: JPH06214556A
Application number: JP5023781A
Authority: JP
Inventors: Hideaki Nakatsuji; 英明中辻; Hiroshi Nittaya; 洋新田谷; Masahiro Kono; 政裕河野
Original assignee: Sumitomo Metal Industries Ltd
Current assignee: Nippon Steel Corp
Priority date: 1993-01-18
Filing date: 1993-01-18
Publication date: 1994-08-05

Abstract

(57)【要約】【目的】中間加算結果を格納する専用メモリの容量を
超える大きな画像を簡単な構成で平均化縮小する。【構成】画像処理ユニット（♯１，♯２）をカスケー
ド接続し、まず、入力画素データIDに対して♯１で平均
化処理を行い、平均化データ又は♯１のメモリの容量を
超えて平均化不能となった画素データをそのまま出力画
素データODとして♯２に出力するとともに、出力画素デ
ータODが平均化データの場合は♯２への出力信号 ODACT
＊をアクティブにし、また出力画素データODが平均化不
能の画素データの場合は信号 HCASO＊又は VCASO＊をア
クティプにして♯２での平均化処理を可能とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、元の画像データを平均
化縮小することにより、ストロボ連続画像の一覧，各種
検査機器の高速化（FA分野），データ転送の高速化又は
アイコン作成（OA分野），監視カメラ（セキュリティ分
野）等に応用可能な画像データを生成する画像処理装置
に関する。

【０００２】

【従来の技術】図６はＭ列（水平方向）・Ｎ行（垂直方
向）からなる画像データの平均化縮小処理の概念図であ
る。図６(a) はラスタスキャンによって(0,0), (1,0),
(2,0),…, (7,0), (0,1), (1,1), …, (7,7) の順に入
力された（８×８）画素の元の画像データである。この
画像データの画素の濃淡値等を（２×２）画素の局所領
域毎に平均化すると、図６(b) に示すような（４×４）
画素の縮小画像データが得られる。

【０００３】図７は従来の画像処理装置の画像データ平
均化縮小に関連する部分のブロック図である。図中、21
は入力された画素データと被加算値選択回路23からの被
加算値とを加算する加算器であって、加算器１の加算結
果はフリップフロップ(F/F)22に一時的に保持される。
メモリ24は各局所領域の加算中間結果をメモリ(1) 〜
(4) に各別に記憶する。

【０００４】被加算値選択回路23は、F/F 22の保持内容
又はメモリ24に格納されている加算中間結果のいずれか
を加算器１への被加算値として選択する。局所領域区分
回路25は図示しない画像処理装置の主制御部等のブロッ
ク外部から与えられる水平有効信号又は垂直有効信号に
従って被加算値選択回路23がいずれの被加算値を選択す
るかの制御信号を発生する。除算回路26はF/F 22の保持
内容を除算処理して各局所領域の画素データの平均値を
外部に出力する。

【０００５】次に、動作について具体的に説明する。ま
ず、(0,0) と(1,0) の画素データを加算器１で加算し、
この加算値を中間加算結果として第１番目の局所領域Ｘ
用に割り当てられたメモリ(1) に一旦格納しておき、次
に第２番目の局所領域Ｙの(2,0) と(3,0) の画素データ
を加算器１で加算し、加算結果を中間加算結果として第
２番目の局所領域Ｙ用に割り当てられたメモリ(2) に格
納する。

【０００６】以上を(7,0) の画素データまで繰り返して
１行目の処理を終了した後、２行目の(0,1) の画素デー
タを、先に記憶しておいたメモリ(1) の内容〔(0,0) と
(1,0) の加算値〕に加算し、さらに、この加算値に(1,
1) の画素データを加算し、この加算値を除算回路26で
除算して第１番目の局所領域Ｘの平均値を得る。これを
最後の局所領域Ｚの(7,7) の画素データまで繰り返すこ
とにより、元の画像を（４×４）画素の画像データに縮
小する。

【０００７】

【発明が解決しようとする課題】以上のように、（Ｍ×
Ｎ）画素の元の画像データを（ｍ×ｎ）画素の局所領域
毎に平均化縮小する場合、各局所領域の加算中間結果を
記憶するための専用メモリはＭ／ｍ個必要である。従っ
て、水平方向の局所領域数がＭ／ｍ個以上になる画像デ
ータの平均化縮小処理が不可能になる。

【０００８】従って、従来の画像処理装置で大きな画像
データを平均化縮小する場合には、画像処理装置の処理
能力に応じた局所領域数で元の画像データを一旦粗く縮
小した後、これを元の画像データとして所要の縮小率と
なるまで縮小処理を繰り返す必要があって、縮小画像を
得るまでに長時間を要するという問題があった。

【０００９】本発明はこのような問題点を解決するため
になされたものであって、画像処理ユニットを複数段に
カスケード接続する手段を設け、１ユニットで処理能力
を超えた画素データを次段の画像処理ユニットで平均化
縮小処理することにより、簡単な構成で画素数が多い大
きな画像データをほぼリアルタイムで平均化縮小処理で
きる画像処理装置の提供を目的とする。

【００１０】

【課題を解決するための手段】本発明に係る画像処理装
置は、処理対象の画像データを複数領域に分割した各局
所領域内の画素データを平均化することにより前記画像
データを縮小する画像処理装置において、各局所領域内
の画素データを平均化するための画素データの加算中間
結果を格納するメモリを有する画像処理ユニットと、画
像処理ユニットを複数段に接続する手段と、局所領域内
の画素データの平均化データ、又は格納すべき加算中間
結果のデータ量が前記メモリの容量を超えて平均化不能
となった画素データをそのまま次段の画像処理ユニット
に出力する手段と、次段への出力が平均化データである
か平均化不能となった画素データであるかの別を示す信
号を次段の画像処理ユニットに出力する手段と、平均化
不能となった画素データを次段の画像処理ユニットに出
力する際に次段の画像処理ユニットによる平均化処理を
可能とする信号を出力する手段とを備えたことを特徴と
する。

【００１１】

【作用】本発明に係る画像処理装置は、平均化処理対象
の画像の大きさに応じて画像処理ユニットを複数段にカ
スケード接続し、加算中間結果のデータ量がメモリの容
量を超えて平均化不能となった画素データを次段の画像
処理ユニットで平均化し、これら複数段の画像処理ユニ
ットで分配して平均化処理し、その中間加算結果のデー
タ量がメモリ容量を超える大きさの画像に対してもほぼ
リアルタイムで平均化処理を行う。

【００１２】

【実施例】以下、本発明をその実施例を示す図に基づい
て説明する。なお、図中、信号に付した“＊”は負論理
を表すものとする。図１は本発明の画像処理装置（以
下、本発明装置という）に係る画像処理ユニットのブロ
ック図である。図中、１は入力画素データ(ID)同士、又
は入力画素データ(ID)と被加算値選択回路３からの被加
算値とを加算する加算器であって、加算器１の加算結果
はD-フリップフロップ(D-F/F) ２に一時的に記憶され
る。メモリ４は各局所領域の加算中間結果をメモリ(1)
〜(A) に各別に記憶する。

【００１３】被加算値選択回路３はメモリ４に格納され
ている加算中間結果又はD-F/F ２の記憶内容のいずれか
を加算器１への被加算値として選択する。アドレス発生
用カウンタ５はメモリ４のアドレスを指定するためのメ
モリアドレスを発生し、列カウンタ６及び行カウンタ７
は各局所領域内の水平方向及び垂直方向の画素数をそれ
ぞれカウントして後述する局所領域区分制御回路９に供
給する。

【００１４】除算回路14はD-F/F ２の保持内容を除算処
理して各局所領域の画素データの平均値を出力選択回路
８に出力する。出力選択回路８は出力画素データ(OD)と
して、除算回路14の除算処理結果又は入力画素データ(I
D)そのままをユニット外部に選択出力する。局所領域区
分制御回路９は被加算値選択回路３及び出力選択回路８
の制御信号発生と、メモリアドレス発生用カウンタ５の
プリセット信号と、メモリ４に対する書き込み／読み出
し信号と、後述する平均値画像出力有効信号発生回路12
の制御信号を発生する。

【００１５】水平有効信号発生回路10及び垂直有効信号
発生回路11は出力選択回路８からの出力画素データODが
平均化処理されていない元のままの画素データである場
合に、次段の画像処理ユニットを活性化して水平方向画
素及び垂直方向画素の平均化処理を行わせる信号 HCASO
＊ , VCASO＊をそれぞれ発生する。

【００１６】平均値画像出力有効信号発生回路12は出力
画素データODが各局所領域の平均値である場合に ODACT
＊を出力する。又、入力画素データIDが処理対象領域外
である場合（ VEN＊又は HEN＊がハイレベルの場合）、
ACASI＊の状態をそのまま ODACT＊として出力する。レ
ジスタ13はCPU からのデータ信号DBに応じて、局所領域
の水平方向幅及び垂直方向幅を決定する列カウンタ６及
び行カウンタ７のカウント終了値を格納するレジスタ
（LH, LV）と除算回路14での除算処理の除数を格納する
レジスタ（DIV ）を有する。

【００１７】以上のような構成の本発明装置の画像デー
タ平均化縮小の動作について説明する。なお、本実施例
では処理対象の画像データを（Ｉ×Ｊ）画素、局所領域
を（ｍ×ｎ）画素、除数をＤ（＝ｍ×ｎ）、メモリ数を
Ａ（＝Ｉ／２ｍ：Ａは整数）、画素(i,j) 〔ｉは画素の
列番号，ｊは画素の行番号〕に対応する画素データをＤ
(i,j) とする。即ち、本実施例では１つの画像処理ユニ
ットで処理可能な水平方向の局所領域数はＡであって、
２台の画像処理ユニットをカスケード接続して平均化処
理するものとする。

【００１８】図示しないCPU からレジスタ13に、書き込
み信号WR＊，チップセレクト信号CS＊，アドレス信号A
D, データ信号DBが供給されると、アドレス信号ADによ
り指定されたアドレスにデータ信号DBが記憶される。本
実施例では局所領域を（ｍ×ｎ）画素としているので、
LHに“ｍ−１”、LVに“ｎ−１”、DIV に“Ｄ”をセッ
トする。

【００１９】入力画素データIDが、当該画像処理ユニッ
トの処理対象領域にあるか否かを示す水平有効信号 HEN
＊又は垂直有効信号 VEN＊がハイレベルの期間中、列カ
ウンタ６，行カウンタ７及びメモリアドレス発生用カウ
ンタ５の値は“０”となっている。さらに、局所領域区
分制御回路９によって出力選択回路８は、入力画素デー
タIDをそのまま出力画素データODとして出力する。

【００２０】水平有効信号 HEN＊及び垂直有効信号 VEN
＊がローレベルとなって、入力画素データIDが処理対象
領域にあることを検知すると、入力された第１の画素デ
ータＤ(0,0) を加算器１に供給し、この値がそのままD-
F/F ２に格納される。このとき列カウンタ６の値が“＋
１”される。

【００２１】次のＤ(1,0) が入力されると、被加算値選
択回路３が被加算値として選択したD-F/F ２の内容〔Ｄ
(0,0) 〕とＤ(1,0) とを加算器１が加算し、加算値がD-
F/F２に格納される。このとき列カウンタ６の値がさら
に“＋１”される。

【００２２】Ｄ(1,0) と同様の処理をＤ(m-1,0）まで繰
り返すと、D-F/F ２に格納されている内容は局所領域１
の１行目の画素データの総和〔Ｄ(0,0) ＋Ｄ(1,0) ＋…
＋Ｄ(m-1,0) 〕となる。このとき列カウンタ６の値がレ
ジスタLHの内容“ｍ−１”と一致するので、局所領域区
分制御回路９が書き込み信号を発生し、D-F/F ２の内容
がメモリ(1) に書き込まれる。

【００２３】なお、本実施例では、メモリアドレス発生
用カウンタ５の値が“０”のときにメモリ(1) 、“１”
のときにメモリ(2) 、…、“Ａ−１”のときにメモリ
(A) が指定されることとする。D-F/F ２の内容がメモリ
(1) に書き込まれると、メモリアドレス発生用カウンタ
５は“＋１”され、列カウンタ６はリセットされて
“０”になる。

【００２４】以上を繰り返し、Ｄ(Am-1,0)が入力されて
第Ａ番目の局所領域Ａの１行目の処理が完了して加算中
間結果がメモリ(A) に格納されると、メモリアドレス発
生用カウンタ５は“＋１”されずに信号CRY を発生し、
出力選択回路８に入力画素データIDの出力を選択させ、
次から入力されるＤ(Am,0)〜Ｄ(I-1,0) をそのまま出力
画素データODとして次段の画像処理ユニットに順次出力
する。

【００２５】又、出力画素データODとしてＤ(Am,0)を出
力すると同時に、水平有効信号発生回路10から次段の画
像処理ユニットに出力する信号 HCASO＊をローレベルに
して次段のユニットによる平均化処理を可能とし、以
後、入力信号 HEN＊がハイレベルになるまで変化しな
い。１行目最後のＤ(I-1,0) が入力され、入力信号 HEN
＊がハイレベルになり、１行目の入力画素データIDの処
理が完了すると、メモリアドレス発生用カウンタ５はリ
セットされて“０”になる。

【００２６】次に、入力信号 HEN＊がローレベルにな
り、２行目のＤ(0,1) が入力されると、行カウンタ７が
“＋１”される。被加算値選択回路３はメモリ４を選択
し、局所領域区分制御回路９からの信号によってメモリ
(1) の内容（第１番目の局所領域１内の画素データの総
和）が読み出し指定され、この総和とＤ(0,1) を加算器
１が加算し、加算値はD-F/F ２に格納される。このとき
列カウンタ６が“＋１”される。

【００２７】次に入力されたＤ(1,1) は被加算値選択回
路３で選択されたD-F/F ２の内容〔メモリ(1) の内容と
Ｄ(0,1) の加算結果〕に加算されてD-F/F ２に格納され
る。このとき列カウンタ６はさらに“＋１”される。以
下、１行目の処理と同様の処理を繰り返し、メモリ(1)
の内容が〔Ｄ(0,0)＋Ｄ(1,0) ＋…＋Ｄ(m-1,0) ＋Ｄ(1,
1) ＋…＋Ｄ(m-1,1) 〕、即ち、局所領域１の１行目と
２行目の画素データの総和となる。

【００２８】同様の処理を繰り返し、メモリ(A) の内容
は〔Ｄ(Am-m,0)＋Ｄ(Am-m+1,0)＋…＋Ｄ(Am-1,0)＋Ｄ(A
m-m+1,1)＋…Ｄ(Am-1,1)〕、即ち、第Ａ番目の局所領域
Ａの１行目と２行目の画素データの総和となる。１行目
と同様に、第Ａ番目の局所領域Ａの２行目の処理が完了
して加算中間結果がメモリ(A) に格納されると、メモリ
アドレス発生用カウンタ５は“＋１”されず、信号CRY
を発生し、出力選択回路８に入力画素データIDを選択さ
せ、次から入力されるＤ(Am,1)〜Ｄ(I-1,1) をそのまま
出力画素データODとして次段の画像処理ユニットに順次
出力する。

【００２９】又、出力画素データODとしてＤ(Am,1)を出
力すると同時に、次段の画像処理ユニットへの出力信号
HCASO＊をローレベルにして次段のユニットによる平均
化処理を可能とし、以後、入力信号 HEN＊がハイレベル
になるまで変化しない。

【００３０】以上の処理をｎ行目まで繰り返し、Ｄ(m-
1,n-1) が入力されて加算器１によって局所領域１の総
和〔Ｄ(0,0) ＋…＋Ｄ(m-1,n-1) 〕がD-F/F ２に格納さ
れると、除算回路14がD-F/F ２の保持内容をレジスタDI
V の値“Ｄ”で除算して局所領域１の平均値が得られ
る。このとき、局所領域区分制御回路９からの制御信号
によって、出力選択回路８は除算回路14の除算処理結果
を選択し、平均値データを出力画素データODとして次段
の画像処理ユニットに出力する。その際、平均値画像出
力有効信号発生回路12から次段ユニットへの出力信号 O
DACT＊をローレベルにして出力画素データODが平均値出
力であることを次段のユニットに区別させる。

【００３１】図３は、画像処理ユニットを２段にカスケ
ード接続した本発明装置のブロック図、図４及び図５は
そのタイミングチャートである。１段目の画像処理ユニ
ット（♯１）の出力信号OD, HCASO＊, VCASO＊ ,ODAC
T ＊が２段目の画像処理ユニット（♯２）の入力信号I
D, HEN＊, VEN＊, ACASI＊となる。２段目の画像処
理ユニット（♯２）では、 HCASO＊, VCASO＊がローレ
ベル(L) のとき、１段目の画像処理ユニット（♯１）か
らの出力画素データOD、タイミングチャートで明示して
いる範囲では〔Ｄ(Am,0)〜Ｄ(I-1,0) ，Ｄ(Am,1)〜Ｄ(I
-1,1) ，…，Ｄ(Am,n-1)〜Ｄ(I-1,n-1) 〕が処理対象と
なる。

【００３２】画像処理ユニット（♯１）で処理された局
所領域１の平均値である図５のが出力画素データODと
して出力される時、 HCASO＊はハイレベルで、画像処理
ユニット（♯２）においては処理対象領域外であるの
で、画像処理ユニット（♯２）からの出力画素データOD
２としてはODが、 ODACT＊２としては ODACT＊の値がそ
のまま出力される。

【００３３】このように、図２の画像データに対して、
１段目の画像処理ユニット（♯１）が“０”〜“Am−
１”列、２段目の画像処理ユニット（♯２）が“Am”〜
“Ｉ−１”列の平均化処理を行い、画像処理ユニット
（♯２）からの出力画像データOD２としては、画像処理
ユニット（♯１）の平均化処理結果（図５においては、
局所領域Ａの平均値であるに相当）と、画像処理ユニ
ット（♯２）の平均化処理結果（図５においては、局所
領域２Ａの平均値であるに相当）を出力する。

【００３４】以上のように、加算中間結果を格納するメ
モリ数が１ユニット当たりＡ個であるにもかかわらず、
画像処理ユニットを、例えば２段カスケード接続するこ
とにより、水平方向の画素数が２Ａｍの画像幅のデータ
をほぼリアルタイムで平均化処理できる。具体的には、
メモリ数が512 の場合、１段の画像処理ユニットで処理
可能な画像幅は512 ×（局所領域幅）となる。又、この
画像処理ユニットを図３のように２段にカスケード接続
すれば、処理可能な入力画像幅は1024×（局所領域幅）
まで拡張される。

【００３５】

【発明の効果】本発明装置は、画像処理ユニットを複数
段にカスケード接続するという簡単な構成で、外付けの
専用メモリなしに、いかなる画像幅のデータもほぼリア
ルタイムで平均化処理できるという優れた効果を奏す
る。

【図面の簡単な説明】

【図１】本発明装置に係る画像処理ユニットのブロック
図である。

【図２】本発明装置による画像データ平均化縮小処理の
概念図である。

【図３】本発明装置の構成例を示すブロック図である。

【図４】図３に示す構成の本発明装置による画像データ
平均化縮小処理のタイミングチャートである。

【図５】図３に示す構成の本発明装置による画像データ
平均化縮小処理のタイミングチャートである。

【図６】画像データ平均化縮小処理の概念図である。

【図７】従来の画像処理装置の要部ブロック図である。

【符号の説明】

１加算器２ D-F/F ３被加算値選択回路４メモリ５メモリアドレス発生用カウンタ６列カウンタ７行カウンタ８出力選択回路９局所領域区分制御回路 10 水平有効信号発生回路 11 垂直有効信号発生回路 12 平均値画像出力有効信号発生回路 13 レジスタ 14 除算回路 ♯１，♯２画像処理ユニット

Claims

【特許請求の範囲】

【請求項１】処理対象の画像データを複数領域に分割
した各局所領域内の画素データを平均化することにより
前記画像データを縮小する画像処理装置において、各局
所領域内の画素データを平均化するための画素データの
加算中間結果を格納するメモリを有する画像処理ユニッ
トと、画像処理ユニットを複数段に接続する手段と、局
所領域内の画素データの平均化データ、又は格納すべき
加算中間結果のデータ量が前記メモリの容量を超えて平
均化不能となった画素データをそのまま次段の画像処理
ユニットに出力する手段と、次段への出力が平均化デー
タであるか平均化不能となった画素データであるかの別
を示す信号を次段の画像処理ユニットに出力する手段
と、平均化不能となった画素データを次段の画像処理ユ
ニットに出力する際に次段の画像処理ユニットによる平
均化処理を可能とする信号を出力する手段とを備えたこ
とを特徴とする画像処理装置。