JPS5981686A - 拡大文字パタ−ン補正方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、文字を表示するＣＲＴ、あるいはこれを印刷
するドツトプリンタ及び漢字プリンタ再において、文字
を拡大して出力する際の拡大文字パターン補正方式に関
する。

文字および図形の表示装置、または、プリント装置にお
いて、拡大文字パターンを発生する方式には、従来、次
の２つの方式がある。

第１の方式は、基本文字パターンと拡大文字パターンを
それぞれ用意し、両文字のパターンをメモリに蓄えてお
く。そして、入力装置からの文字選択情報により、所望
の大きさの文字パターンを選び、メモリから読み出すよ
うにしたものである。

しかしながら、この方式は、漢字の様に４殖の多い情報
を扱う場合には、メモリの容石がほう大になるという欠
点があった。

第２の方式は、基本文字パターンのみをメモリに蓄えて
おき、拡大文字を得たいときに、基本文、　字の各ドツ
トに対して、整数倍のドツトを発生することにより、拡
大文字を得るものである。しかし、この方式は拡大率に
応じて単純に拡大すると、文字品質が低下するため、補
正を加えなければならないという欠点があった。

この補正のための方式としては、拡大文字補正方式が既
に提案されている。しかし、この拡大文字補正方式は処
理速変が高速でないため、高速処理を要するラスタース
キャン方式における文字の拡大の場合には、使用できな
いという欠戸があった。したがって、従来は、ラスター
スキャン方式に適した拡大文字補正方式が存在しないの
が実情である。

本発明は、上記実情に鑑みて、高速のラスタースキャン
方式に適した拡大文字パターンの補正方式を提供するこ
とを目的とする。

以下に、本発明の一実施例を、アルファベントのｒＲＪ
を縦横にそれぞれ２倍に拡大する場合を例にして説明す
る。第１図は本発明の一実施例のブロック図である。

ｒＲＪ　等の文字（フォント）は、パターンメモリ１に
記憶されている。各文字には、アドレスが付けられてお
り、「Ｒ」の先頭アドレスとしては、図示されているよ
うに、Ｌ、が与えられている。

そして、アドレスレジスタ２から、アドレス　Ｌ。

が指定されると、パターンメモリ１のアドレスＬ１の情
報、すなわち、文字ｒＲＪの第１行目のドツト情報がパ
ラレルで同時に読み出される。次に、アドレスＬ、が指
定されると、第２行目のドツト情報が読み出される。以
下、同様に、Ｌ、　　、　Ｌ、。

・・・・・・・・・のアドレスが指定されると、　ｉ３
　、４　、・・・・・・・・・行目のドツト情報がパラ
レルで行単位で読み出される。

なお、アドレスＬ、とＬ８の関係は、文字［ＲＪの行方
向（図では横方向）のサイズをｎビットとすると、Ｌ２
　二Ｌ１＋ｎの関係が成立する。同様に　Ｌ８＝　Ｌ２
→−ｎ　ｒ　　Ｌ４−ＬＨ＋ｎ　＋　””””””　　
ｒＬｍ＝Ｌｍ−Ｈ＋ｎの関係が成立する。

さて、図示されていないコンピュータシステムの中央処
理装置等から送られてくる文字パターン出力＋Ｗ報ａは
、入力バッファレジスタ３に収納される。この文字パタ
ーン出力情報ａは、出力４−べき文字の先胆アドレス（
例えば、文字ｒＲＪの場合はＬｌ）、伺倍に拡大するか
を指示する拡大情報およびパターンメモリ１に記憶され
ている文字の１行のビット数に対応するサイズ情報から
なる。

入カバソファレジスタ３はアドレスレジスタ２゜拡大レ
ジスタ４およびサイズレジスタ５の各々に接続されてお
り、前記出力すべき文字の先頭アドレスはアドレスレジ
スタ２に、拡大情報は拡大レジスタ４Ｋ、サイズ情報は
サイズレジスタ５に各々入力される。

パターンメモリ１に記憶されている文字、例えばｒＲＪ
の読み出しは、アドレス演算部６と拡大カウンタ７の動
作により行なわれ、パターンメモリ１から読み出された
行単位のデータは、３段のパイプラインレジスタからな
るパイプラインレジスタ８にパラレルで入力される。パ
イプラインレジスタ８は、第１段目のパイプラインレジ
スタ８ａ。

第２段目のパイプラインレジスタ８ｂおよび第３段目の
パイプラインレジスタ８ｃから構成されており、パター
ンメモリ１から読み出された行単位のデータは、第１段
目のパイプラインレジスタ８ａから順次第２段目、第３
段目のパイプラインレジスタ　８ｂ、８ｃへと転送され
る。

さて、第２図で、前記アドレス演算部６および拡大カウ
ンタ７の詳細を具体例を示して説明する。

今、パターンメモリｌに格納されているフォントサイズ
ｎの文字ｒＲＪを２倍に拡大した出力を出せという指令
があったとすると、アドレスレジメタ２にはデータＬ１
が、拡大レジスタ４にはデータ「２」が、フォントサイ
ズレジスタ５にはデータｒｎＪが記憶される。

アドレス演算部６はアントゲ−）　６ａと、加算器（ア
ダー）　　６ｂとから構成されている。この加算器６ｂ
はアドレスレジスタ２に記憶されているデータと該アン
ドゲート６＆の出力とを加算し、その演算結果をアドレ
スレジスタ２に入力するものである。

また、拡大カウンタ７は、拡大レジスタ４の内容によっ
て、入力１，２，３・・・・・・・・・のうちの一つを
選択するマルチプレクサ７ａと、該マルチプレクサ７ａ
の出力端子Ｙからパルスが出力された状態、つまりＲ端
子入力がハイレベルの状態でクロックパルスが入力した
時、このクロックパルスでリセットされ、次のクロック
入力によりカウントアツプされるカウンタ７ｂ　と、該
カウンタ７ｂの出力をデコードするデコー’！’７ｃ　
とから構成されている。

本実施例のように、拡大率「２」のときは、マルチプレ
クサ７ａは入力端子２を選択している。

カウンタ７ｂは、クロックが１個人るとリセットされ、
次のクロックでＱ１出力はｒ　Ｉ　Ｊ　ｐ　Ｑｚ−Ｑ＜
出力はｒＯＪとなる。このため、２個目のクロックでデ
コーダ７ｃの出力端子１の出力が　”Ｈ″レベルなる。

したがって、マルチプレクサ７ａの入力端子２が′Ｈ”
になり、その出力端子Ｙからパルスが出力される。そう
すると、アンドゲート６ａ　が開きフォントサイズレジ
スタ５に記憶されているデータｎが加算器６ｂに取り込
まれる。加算器６ｂは、アドレスレジスタ２に記憶され
ているデータ、例えばＬｌとサイズデータｎとを加ｉ本
し、その結果であるＬＨ（＝　Ｌｌ　＋　ｎ　）がアド
レスレジスタ２に格納される。

一方、カウンタ７ｂは前述のようにマルチプレクサ７ａ
の出力端子Ｙから出力されたパルスｂによりリセット可
能状態となり、クロックが入力してくるとリセットされ
る。

このように、拡大率「２」の時は拡大カウンタ７からは
、２個のタロツクが入力するｍｒｃ１個のパルスの割合
でパルスが出力され、このパルスにより、フォントサイ
ズデータｎが加算器６ｂ　Ｋ取り込まれる。また、カウ
ンタ７ｂのＱｌ−Ｑ４　　出力は、後述するドツト補正
回路に入力される。なお、拡大率１のときは、マルチプ
レクサ７ａは、常にＨ″　レベルの信号が入力している
入力端子１を選択し、拡大率３　、４　、５．・・・・
・・・・・倍のときはそれぞれ入力端子２，３，４．・
・曲を選択する。

再び第１図にもどって説明する。上記のようにして、拡
大率２倍のときは、２０７２２個に対して１個のパルス
ｂが出力されるため、アドレスレジスタの更新は１／２
　回となり、パターンメモリ１は同一アドレスで２度読
み出される。今、サイズレジスタ５に記憶されたサイズ
データｎが［１２Ｉであるとすると、パターンメモリ１
からは文字■の１行、すなわち１２　ドツトのデータが
パラレルで読み出され、第１番目の１２ビツトからなる
第１段目のパイプラインレジスタ８ａに格納される。

次に、拡大カランタフのマルチプレクサ７ａから出力さ
れたパルスｂが入力すると、パターンメモリ１に記憶さ
れている文字ｒＲＪの次の行の１２ドツトのデータが第
１段目のパイプラインレジスタ８ａ　に入力され、該第
１段目のパイプラインレジスタ８ａに格納されていた１
２ビツトのデータは第２段目のパイプラインレジスタ８
ｂに転送される。

拡大カウンタ７のマルチプレクサ　７ａからさらに次の
パルスｂが出力されると、文字ｒＲＪのさらに次の行の
１２ドツトのデータが第１段目のパイプラインレジスタ
８ａに人力され、第１段目および第２段目のパイプライ
ンレジスタ　８ａ、８ｂに蓄積されていた１２ドツトの
それぞれのデータは、それぞれ第２段目、第３段目のパ
イプラインレジスタに転送される。

このようにして、パターンメモリｌに記憶されている文
字［Ｊは、拡大率に応じて、行単位で次々と読み出され
、パイプラインレジスタ８に転送される。

次に、パイプラインレジスタ８に格納されたデータは、
ｎ個すなわち１２個からなるパターン検出回路９ＩＬ、
〜９ａ１！に送られ、ドツトパターンの検出が行なわれ
る。第１のパターン検出回路９ａｌには、第１段目のパ
イプラインレジスタ８ａの＆１゜ｌＬｚ　　ビットのデ
ータとデータ０．第２段目のパイプラインレジスタ８ｂ
のす、　、　ｂ、　　ビットのデータとデータ０および
第３段目のパイプラインレジスタ　８Ｃの　ｅｌ　ｙ　
ｅｌ　　ビットのデータとデータＯの合計９個のデータ
が入力する。また、第２のパターン検出回路９ａ２　　
には、第１のパイプラインレジスタ８ａの　１Ｌｌｙｌ
Ｌｌｙ＆８　　ビットのデータ、第２段目のパイプライ
ンレジスタ８ｂ　のｂ　Ｈｐ　ｔ）　２　＋ｂ、ビット
のデータおよび第３段目のパイプラインレジスタ８Ｃの
ＣＨｐｅｌｐ　　ＣＢ　ビットのデータの計９個のデー
タが入力する。以下、同様にパターン検出回路９＆、〜
９＆１□に、第１．第２および第３のパイプラインレジ
スタ８ａ、８ｂおよび８ｃの３ビツトずつの計９個のデ
ータが入力する。

パターン検出回路９ａｌ〜９ａｌｌの各々は、例えば第
３図に示すようなＲＯＭから構成さ、れている。

すなわち、９個の入力ａｎｌ　ｊ　ｂｎ−１１ｅｎ−ｌ
　１　’・・・・・。

’ｎ＋Ｉ＋ｔ’ｎ＋ｘ＋ｅｒ１＋ｓ　　（但し、１≦ｎ
≦１２）を有し、該入力の＠　Ｉ　ＩＴ　ＩＩ　Ｏ１１
の組合せに応じた信号を出力端子０１〜θ、から４ビツ
トの信号０ＵＴＩ〜ＯＵＴ　４　　として出力する。

例えば、第４図に示されているように、上記入力＆ｎ−
１１ｂｎＩ　Ｉ　Ｃｎｌ　”・・・・・・・・＊　ｂｎ
Ｉ４１　ｂｎＩ、。

ｂｎＩｔ　の９個を同図囚のようなパターンにｌ１ｊｔ
いた時、これらの各入力に対応するデータが同図（１）
のパターンであれば、前記ＲＯＭの出力端子０１〜へに
は０ＵＴ（１，０，０，０）のパターン検出信号が出力
される。また、第４図（２）に示すパターンであれば、
０ＵＴ（０，１，０，０）のノ寸ターン検出信号が出力
される。同様にして、第４図（３）〜（］Ｃ１に示され
ているパターンが検出された時には、それぞれに対応し
たパターン検出信号が出力される。

また、第４図（１）〜（１０）に示されているパターン
以外のパターンが検出されたときは、全て同一のパター
ン検出信号１例えば０ＵＴ（０，０，０，０）あるいは
（１，１，１，１）等が出力される。なお、第４図にお
いて、白丸はデータ！１６　＋１．黒丸はデータ″１″
を表わす。

このようにしてパターン検出回路９ａｌ〜９ａ１！から
得られた各パターン検出信号ＯＵＴは、それぞれ１２個
のドツト補正回路１０ａｌ〜１０ａｉ２に送られる。ド
ツト補正回路１０ａ１〜１０ａｌ□の一具体例を第５図
で説明する。なお、第５図は拡大率２の時の１個のドツ
ト補正回路、例えば１０ａ１を示す。

ドツト補正回路は、２個のマルチプレクサ２１．２２と
論理回路２３から構成されている。マルチプレクサ２１
　、２２には、それぞれ２個の入力端子１１゜工２　お
よび１．’、１１′があり、各入力端子Ｉ、、Ｉ。

およびＩ、ｌ、Ｉ、／　　には、それぞれ固定したデー
タＡｉ　ｐ　ＢＩ　　およびＡ　ｌｌ　　、　Ｂ　、ｌ
が入力するようになっている。例えば、データＡＩ＋Ａ
１’　は”Ｏ”１ＢｉｌＢ（は６ビになっている。そし
て、マルチプレクサ２１　、２２に入力するカウンタ情
報ＣＮ　Ｔ（第２図のカウンタ７ｂの出力）と、＾１１
記パターン検出信号ＯＵＴとにより、マルチプレクサ２
１゜２２はそれぞれの入力端子Ｉ０．　Ｉ、　　および
■１′。

１．１をセレクトする。

マルチプレクサ２１　、２２の出力は論理回路２３に入
力する。

この論理回路２３には、該入力の外、前記２段目のパイ
プラインレジスタ８ｂのデータｂｉ　と、第３図で説明
した４ビツトの前記パターン検出信号０ＬＴＴの論理和
をとった信号ＰＴが入力する。

なお、該パターン検出信号ＯＵＴは、前記第４図（１）
〜叫のパターン以外のパターンを検出した時には、０Ｕ
Ｔ（０，０，０，０）の信号を出力するものとする。

次に、このドツト補正回路の動作を説明する。

話をわかり易くするために、パターン検出回路９ａ、〜
９ａ１２のうちの一個、例えば９ａｎ　　およびドツト
補正回路１０ａ　ｎ　に着目する。

パターン検出回路９ａｎ　が、前記第４図（１）〜（１
０１以外のパターンを検出したときには、パターン検出
回路　９ａｎ　は前述のようにＯＵＴ　（０，０，０，
０）の信号を出力する。このため、第５図に示されてい
るドツト補正回路の信号ＰＴは　Ｉ＝　ｏ　ｌ＋　＋？
：ｒｘす、論理回路２３は、第２段目のパイプラインレ
ジスタのピッ）ｂ。に入力されているデータを選択する
。そして、このデータなｙｎ′、ｙｎとして、後段のラ
インバッファ１１又は１２（第１図、図示）に送る。

すなわち、パイプラインレジスタ８に格納されているデ
ータのパターンが、第４図（１）〜（川）のパターンに
該当しないときは、何らのドツト補正を行なわずに、第
２段目のパイプラインレジスタに記憶されているデータ
を単に２倍にして出力する。

例えば、第４図（０）のパターンが検出された時には、
第２段目のパイプラインレジスタのビットｂｎに入力さ
れているデータ　１″を単に２倍にした同図（σ）のパ
ターンが出力される。

一方、パターン検出回路９ａ１が、前記第４図（１）〜
（１０）のドツトパターンを検出した時には、論理回路
２３に入力する信号ＰＴは、１″　となり、論理回路２
３は、マルチプレクサ２１　と２２の出力を選択する。

マルチプレクサ２１　、２２は、それぞれ前述したよう
に、カウンタ情報ＣＮＴとパターン検出信号ＯＵＴとの
信号により、入力端チェ、。

Ｉ２　の一方および入力端子Ｌ’　！　　Ｉ。′の一方
を選択する。

そして、その選択は、カウンタ情報が０”の時は、第４
図（１′）〜（１σ）に示されているように、第２段目
のパイプラインレジスタ８ｂのｂｎビットのデータを２
倍にするように選択する。したがって、ｂｎビットのデ
ータが１０２であれば　１１０＋１１１ｏ１１　　の入
力端子　１１と１１′　　を選択する。このため、論理
回路２３の出力）’＋　＋　３’１’　は（０，０）と
なる。一方、ｂｎ　　ビットのデータが′Ｉ′′であれ
ば、データ″１”１”の入力端チェ２とＩ２′　　が選
択される。したがって、論理回路２３の出力ｙｎ。

ｙｎ′　　は（１，１）となる。

次に、カウンタ情報ＣＮＴが１′になると、このカウン
タ情報１１”　と前記パターン検出信号ＯＵＴの組み合
せにより、マルチプレクサ２１　、２２は次のような入
力端子Ｉ、　　、　Ｉ２　および■１Ｌ　、　Ｉ２＋を
選択する。

例えば、パターン検出回路９　ａ　ｎ　　が第４図（］
）のパターンを検出し、このパターンに割り当てられた
パターン検出信号０ＵＴＩを出力した時には、マルチプ
レクサ２１は入力端子Ｉ２を選択し、マルチプレクサ２
２は入力端子Ｉ、ｌを選択する。このため、論理回路２
３の出力　ｙｎ、ｙｎ′　のデータは（１１１）となる
。

一方、パターン検出回路９ａｎ／＋１第４図（２）のパ
ターンを検出し、このパターンに割り当てられたパター
ン検出信号０ＵＴ２を出力した時には、マルチプレクサ
２１は入力端子■１．マルチプレクサ２２は入力端子Ｉ
、を選択する。したがって、論理回路２３の出力ｙ、ｙ
ｎ’　のデータは（ｏ＋１）となる。

以下、同様に、マルチプレクサ２１　および２２は、第
４図（３）〜（１１のパターンに応じた入力端子１１＋
Ｉ２　　およびＩ□ｒ　、　１．＋を選択する。このた
め、第４図（１′）〜（１０’）に示されているデータ
が、ドツト補正回路　１０＆ｏの出力として得られる。

このようにして、ドツト補正回路において得られたドツ
ト補正パターンは、第１図に示されているラインバッフ
ァ１１および１２に転送される。

例えば、ラインバッファ１１には、カウント情報ＣＮＴ
がＯ１″　の時のドツト補正回路１０ａｌ〜１０ａｌｌ
から出力されたデータが入力される。また、ラインバッ
ファ１２にはカウント情報ＣＮＴが＠　１１’＋の時の
ドツト補正回路１０ａ１〜１０ａ１２から出力されたデ
ータが入力される。

明らかなように、ラインバッファ１１　および１２の各
々には、元の情報を２倍に拡大した２４　ビットの情報
が入力される。この情報は主走査方向に２倍に拡大した
ことを意味する。また、ラインバッファ１１　、１２に
は、各々カウント情報１ＩＯＩ′および　１１”の時の
データが入力する。これは、副走査方向に２倍に拡大し
たことを意味する。

以上のようにして、主走査方向および副走査方向に、補
正を加えられて２倍に拡大されたデータは、選択部１３
によるラインバッファ１１および１２　の選択によって
、１ラインずつ交互に読み出され、図示されていないデ
ィスプレイ装置又はプリンタに送られる。

次に、本実施例の装置によって、文字ｒＲＪを２倍に拡
大すると、どのような文字パターンが得られるかを第６
図で説明する。同図（５）はパターンメモリ１（第１図
参照）に記憶されている文字パターンを示し、先頭アド
レスがＬｌで、　Ｌ１〜Ｌｌ！までのアドレスが付けら
れている。この文字パターンを本実施例の装置により拡
大すると、同図（Ｂｌのようになる。この図の最左列に
記された「ｏ」「１」の値は、前記カウント情報ＣＮＴ
の値を示す。また、ｒＸＪで書かれたパターンは同図囚
の文字パターンを単純に２倍にした時の文字パターン、
「■」は本実施例によって付加される黒ピッ）、Ｉ’＠
Ｊは本実施例（よって前記単純に２倍したパターンから
削除されるビットを示す。

第６図ＦＢ）を見れば明らかなように、本実施例の拡大
文字パターンの補正によって、文字ｒＲＪの不自然さが
軽減され、見易い文字になることは明らかであろう。

なお、以上の説明は、文字パターンを２倍に拡大する例
で説明したが、文字パターン等のパターンを３倍、４倍
、・・・・・・・・・に拡大する場合にも前記と同様の
考えで実施することができる。

以上のように、本発明によれば、漢字プリンタ等で出力
される拡大文字の特に斜線部分を滑らかにできるので、
見易い文字を得ることができる。

また、その補正処理はハードで行なわれているので、構
成が簡単であるとともに、補正パターンが高速で出力さ
れるため、高速処理を要するラスクスキャン方式に用い
ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図のアドレス演算部および拡大カウンタの一具体例を示
すブロック図、第３図はパターン検出回路の一例を示す
ブロック図、第４図は２倍に拡大した時の文字パターン
の補正の睨明図、第５図はドツト補正回路の一具体例を
示すブロック図、第６図は文字ｒＲＪを前記実施例によ
って２倍に拡大した時の拡大文字パターンを示すパター
ン図である。 １・・・パターンメモリ、２・・・アドレスレジスタ、
３・・・入カパツファレジスタ、４・・・拡大レジスタ
、５・・・ナイズレジスタ、６・・・アドレス演算部、
７・・・拡大カウンタ、８・・・パイプラインレジスタ
、９ａ１〜９ａｌ！＝・パターン検出回路、１０ａＩ”
１Ｏａ１２−ドツト補正回路、１１　、１２・・・ライ
ンバッファ、１３・・・過択部 代理人弁理士　平　木　道　人 外１名

Claims (1)

【特許請求の範囲】
1. （１）複数個の文字がドツトマトリクスで記憶されてい
   るパターンメモリ、該パターンメモリから行単位で読み
   出された文字のデータを記憶する第１〜３段のパイプラ
   インレジスタ、該第１〜３段のパイプラインレジスタの
   各３ビツトずつのデータからパターンを検出するパター
   ン検出回路、該パターン検出回路から出力されたパター
   ン検出信号と前記第２段目のパイプレジスタの３ビット
   ｂｎ−、。 ｔ）ｎ＋ｋｌｎ＋１　　のうちのｂｎビットのデータと
   拡大情報とから拡大文字補正パターンを出力するドツト
   補正回路、および該拡大文字補正パターンが格納される
   ラインバッファを具備したことを特徴とする拡大文字パ
   ターン補正方式。