JPH0139149B2 - - Google Patents
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- Publication number
- JPH0139149B2 JPH0139149B2 JP58074635A JP7463583A JPH0139149B2 JP H0139149 B2 JPH0139149 B2 JP H0139149B2 JP 58074635 A JP58074635 A JP 58074635A JP 7463583 A JP7463583 A JP 7463583A JP H0139149 B2 JPH0139149 B2 JP H0139149B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- register
- synchronization signal
- outputs
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000009466 transformation Effects 0.000 claims description 18
- PXFBZOLANLWPMH-UHFFFAOYSA-N 16-Epiaffinine Natural products C1C(C2=CC=CC=C2N2)=C2C(=O)CC2C(=CC)CN(C)C1C2CO PXFBZOLANLWPMH-UHFFFAOYSA-N 0.000 claims description 9
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 230000004044 response Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000003384 imaging method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/548—Trigonometric functions; Co-ordinate transformations
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Optimization (AREA)
- Mathematical Analysis (AREA)
- Computational Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Image Processing (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は画像処理装置において、画像の拡大、
縮小、回転などを実現する際に用いられる座標変
換回路の改良に関するものである。
縮小、回転などを実現する際に用いられる座標変
換回路の改良に関するものである。
画像処理装置において、画像の拡大、縮小、回
転などを実現するためには、例えばアフイン変換
などにより、座標変換を行つて、変換されたアド
レスにより画像メモリを読み出す必要がある。座
標（x1，y1）から座標（x2，y2）へのアフイン変
換は次式で表わされる。
転などを実現するためには、例えばアフイン変換
などにより、座標変換を行つて、変換されたアド
レスにより画像メモリを読み出す必要がある。座
標（x1，y1）から座標（x2，y2）へのアフイン変
換は次式で表わされる。
または
x2＝ax1＋by1＋ｃ
y2＝dx1＋ey1＋ｆ (2)
第１図はラスタ・スキヤン型画像装置に対して
リアルタイムでアフイン変換を行なうための従来
のハードウエアによる座標変換回路を示す。ａレ
ジスタ１，ｃ／ｂレジスタ２，ｂレジスタ３には
あらかじめ制御用コンピユータなどから、それぞ
れ係数ａ，ｃ／ｄ，ｂのデータ入力（以下ａ，
ｃ／ｂ，ｂと呼ぶ）が入力保持されている。ｘカ
ウンタ４の内容はラスタ・スキヤンのｘクロツク
ごとにその値を増加しｘ座標を出力する。係数乗
算器５は前記ａレジスタ１からの出力ａと前記ｘ
カウンタ４からの出力ｘとの乗算を行ない、ａ，
ｘを出力する。ｙカウンタ６は前記ｃ／ｂレジス
タ２からの出力ｃ／ｂをｙ同期信号（１パルス／
１画像）のタイミングでロードした後、ｘ同期信
号によりラスタ・スキヤンの１行ごとに＋１加算
されてゆくので出力はｙ＋ｃ／ｂとなる。係数乗
算器７は前記ｂレジスタ３からの出力ｂと前記ｙ
カウンタ６からの出力ｙ＋ｃ／ｂとの間で乗算を
行ないｂ・ｙ＋ｃを出力する。加算器８は前記係
数乗算器５からの出力ａ・ｘと前記係数乗算器７
の出力ｂ・ｙ＋ｃとを加算し、アフイン変換出力
ａ・ｘ＋ｂ・ｙ＋ｃを出力する。
リアルタイムでアフイン変換を行なうための従来
のハードウエアによる座標変換回路を示す。ａレ
ジスタ１，ｃ／ｂレジスタ２，ｂレジスタ３には
あらかじめ制御用コンピユータなどから、それぞ
れ係数ａ，ｃ／ｄ，ｂのデータ入力（以下ａ，
ｃ／ｂ，ｂと呼ぶ）が入力保持されている。ｘカ
ウンタ４の内容はラスタ・スキヤンのｘクロツク
ごとにその値を増加しｘ座標を出力する。係数乗
算器５は前記ａレジスタ１からの出力ａと前記ｘ
カウンタ４からの出力ｘとの乗算を行ない、ａ，
ｘを出力する。ｙカウンタ６は前記ｃ／ｂレジス
タ２からの出力ｃ／ｂをｙ同期信号（１パルス／
１画像）のタイミングでロードした後、ｘ同期信
号によりラスタ・スキヤンの１行ごとに＋１加算
されてゆくので出力はｙ＋ｃ／ｂとなる。係数乗
算器７は前記ｂレジスタ３からの出力ｂと前記ｙ
カウンタ６からの出力ｙ＋ｃ／ｂとの間で乗算を
行ないｂ・ｙ＋ｃを出力する。加算器８は前記係
数乗算器５からの出力ａ・ｘと前記係数乗算器７
の出力ｂ・ｙ＋ｃとを加算し、アフイン変換出力
ａ・ｘ＋ｂ・ｙ＋ｃを出力する。
このような構成の座標変換回路によれば、リア
ルタイムの座標変換が可能であるが、構成が複雑
かつ高価な高速乗算器を用いるなど、ハードウエ
アが大がかりになる欠点がある。このため一般に
は上記のような演算をソフトウエアで行なうこと
が多く、リアルタイム処理は困難であつた。また
ソフトウエアによりリアルタイムで行なう場合も
ランダム・スキヤン型のデイスプレイを使用する
ことが多く、カラー画像には対応しにくいという
欠点があつた。
ルタイムの座標変換が可能であるが、構成が複雑
かつ高価な高速乗算器を用いるなど、ハードウエ
アが大がかりになる欠点がある。このため一般に
は上記のような演算をソフトウエアで行なうこと
が多く、リアルタイム処理は困難であつた。また
ソフトウエアによりリアルタイムで行なう場合も
ランダム・スキヤン型のデイスプレイを使用する
ことが多く、カラー画像には対応しにくいという
欠点があつた。
本発明は上記の問題点を解消するためになされ
たもので、リアルタイムでアフイン変換を行な
い、安価で構成が簡単な座標変換回路を実現する
ことを目的とする。
たもので、リアルタイムでアフイン変換を行な
い、安価で構成が簡単な座標変換回路を実現する
ことを目的とする。
本発明によれば、ｘクロツクに対応して画素が
ｘ方向にスキヤンされ、１行スキヤンするごとに
ｘ同期信号が発生するラスタ・スキヤン型画像装
置の画面上の座標（ｘ，ｙ）に対応して Ｆ＝ax＋by＋ｃ のアフイン変換を行う座標変換回路において、ｘ
同期信号により加算手段の出力を第１のレジスタ
に保持し、ｘクロツクにより加算手段の出力を第
２のレジスタに保持し、選択手段が０、係数ａ，
ｂ，ｃのデータ入力および第１、第２のレジスタ
の出力のうちいずれか２つを前記加算手段の入力
に印加することにより、上記の目的を達成するこ
とができる。
ｘ方向にスキヤンされ、１行スキヤンするごとに
ｘ同期信号が発生するラスタ・スキヤン型画像装
置の画面上の座標（ｘ，ｙ）に対応して Ｆ＝ax＋by＋ｃ のアフイン変換を行う座標変換回路において、ｘ
同期信号により加算手段の出力を第１のレジスタ
に保持し、ｘクロツクにより加算手段の出力を第
２のレジスタに保持し、選択手段が０、係数ａ，
ｂ，ｃのデータ入力および第１、第２のレジスタ
の出力のうちいずれか２つを前記加算手段の入力
に印加することにより、上記の目的を達成するこ
とができる。
以下図面にもとづいて本発明を説明する。
第２図は本発明に係る座標変換回路の一実施例
を示すブロツク構成図である。１１，１２，１３
は制御用コンピユータなどからそれぞれ係数ａ，
ｂ，ｃのデータ入力（以下単にａ，ｂ，ｃと呼
ぶ）を入力し保持する、それぞれａ，ｂ，ｃレジ
スタ、１４はこのａレジスタ１１からの出力、Ｇ
レジスタ１５からの出力および０入力のうちいず
れか１つを選択するデータセレクタ、１６は前記
ｂレジスタ１２からの出力、前記ｃレジスタ１３
からの出力およびＦレジスタ１７からの出力のう
ちいずれか１つを選択するデータセレクタ、１８
は前記データセレクタ１４からの出力とデータセ
レクタ１６からの出力を加算する加算器で、その
出力は前記Ｇレジスタ１５およびＦレジスタ１７
に加えられ保持される。１９はラスタ・スキヤン
型画像装置からのｘ，ｙ同期信号を入力し、前記
セレクタ１４，１６を制御するセレクタコントロ
ール回路である。データセレクタ１４，１６は選
択手段２０を構成している。ｘ，ｙ同期信号およ
びｘクロツクはラスタ・スキヤン型画像装置から
の同期信号を構成する。
を示すブロツク構成図である。１１，１２，１３
は制御用コンピユータなどからそれぞれ係数ａ，
ｂ，ｃのデータ入力（以下単にａ，ｂ，ｃと呼
ぶ）を入力し保持する、それぞれａ，ｂ，ｃレジ
スタ、１４はこのａレジスタ１１からの出力、Ｇ
レジスタ１５からの出力および０入力のうちいず
れか１つを選択するデータセレクタ、１６は前記
ｂレジスタ１２からの出力、前記ｃレジスタ１３
からの出力およびＦレジスタ１７からの出力のう
ちいずれか１つを選択するデータセレクタ、１８
は前記データセレクタ１４からの出力とデータセ
レクタ１６からの出力を加算する加算器で、その
出力は前記Ｇレジスタ１５およびＦレジスタ１７
に加えられ保持される。１９はラスタ・スキヤン
型画像装置からのｘ，ｙ同期信号を入力し、前記
セレクタ１４，１６を制御するセレクタコントロ
ール回路である。データセレクタ１４，１６は選
択手段２０を構成している。ｘ，ｙ同期信号およ
びｘクロツクはラスタ・スキヤン型画像装置から
の同期信号を構成する。
第３図は上記のような構成の座標変換回路の各
部の動作を3x4画素の場合について示したタイ
ム・チヤートである。ラスタ・スキヤンにおいて
ｘクロツク(c)に対応して画素がｘ方向にスキヤン
され、１行スキヤンするごとにｘ同期信号パルス
Ｂが発生し、１画像スキヤンし終るごとにｙ同期
信号パルスＡが発生する。第３図Ｄに示すよう
に、データセレクタ１４は第１ラインのｘ同期信
号時（第３図Ｈのxo0時）および各ラインのｘ同
期信号時の次のクロツク時に加算器１８に０を出
力し、第２ライン以降のｘ同期信号時（x1，x2
時）にＧレジスタ１５の値（第３図Ｇ）を出力
し、その他のタイミングではａレジスタ１１の値
ａを出力する。第３図Ｅに示すようにデータセレ
クタ１６は第１ラインのｘ同期信号時（x0時）
にＣレジスタ１３の値Ｃを出力し、第２ライン以
降のｘ同期信号時（x1，x2時）にはｂレジスタ
１２の値ｂを出力し、その他のタイミングではＦ
レジスタ１７の値Ｆ（ｘ−１）を出力する。Ｆレ
ジスタ１７はｘクロツクに同期してそのときの加
算器１８の出力値を保持し、第３図Ｇに示すよう
にＧレジスタ１５はｘ同期信号に同期してそのと
きの加算器１８の出力値を保持する。データセレ
クタ１４および１６の出力は加算器１８で加え合
わされ、第３図Ｆに示すように、第３図Ｈの座標
（ｘ，ｙ）に対応してＦ（ｘ）＝ax＋by＋ｃのアフ
イン変換出力が得られる。
部の動作を3x4画素の場合について示したタイ
ム・チヤートである。ラスタ・スキヤンにおいて
ｘクロツク(c)に対応して画素がｘ方向にスキヤン
され、１行スキヤンするごとにｘ同期信号パルス
Ｂが発生し、１画像スキヤンし終るごとにｙ同期
信号パルスＡが発生する。第３図Ｄに示すよう
に、データセレクタ１４は第１ラインのｘ同期信
号時（第３図Ｈのxo0時）および各ラインのｘ同
期信号時の次のクロツク時に加算器１８に０を出
力し、第２ライン以降のｘ同期信号時（x1，x2
時）にＧレジスタ１５の値（第３図Ｇ）を出力
し、その他のタイミングではａレジスタ１１の値
ａを出力する。第３図Ｅに示すようにデータセレ
クタ１６は第１ラインのｘ同期信号時（x0時）
にＣレジスタ１３の値Ｃを出力し、第２ライン以
降のｘ同期信号時（x1，x2時）にはｂレジスタ
１２の値ｂを出力し、その他のタイミングではＦ
レジスタ１７の値Ｆ（ｘ−１）を出力する。Ｆレ
ジスタ１７はｘクロツクに同期してそのときの加
算器１８の出力値を保持し、第３図Ｇに示すよう
にＧレジスタ１５はｘ同期信号に同期してそのと
きの加算器１８の出力値を保持する。データセレ
クタ１４および１６の出力は加算器１８で加え合
わされ、第３図Ｆに示すように、第３図Ｈの座標
（ｘ，ｙ）に対応してＦ（ｘ）＝ax＋by＋ｃのアフ
イン変換出力が得られる。
このような構成の座標変換回路によれば、高価
に係数乗算器を用いずにアフイン変換が行なえる
ので、安価で手軽に、リアルタイムで画像の拡
大、縮小、回転などを行うことができる。またカ
ラー画像への適用も容易である。
に係数乗算器を用いずにアフイン変換が行なえる
ので、安価で手軽に、リアルタイムで画像の拡
大、縮小、回転などを行うことができる。またカ
ラー画像への適用も容易である。
なお、上記の実施例では選択手段２０としてデ
ータセレクタを用いているが、これに限らず、ス
リーステート素子（DISABLE端子を有する論理
素子）やオーブンコレクタ素子を用いたワイヤー
ドOR接続を同様に用いることができる。
ータセレクタを用いているが、これに限らず、ス
リーステート素子（DISABLE端子を有する論理
素子）やオーブンコレクタ素子を用いたワイヤー
ドOR接続を同様に用いることができる。
また上記の回転でデータセレクタ１４から加算
器１８に０入力を加えているが、その代りに加算
器をALU（Arithmetic and Logic Unit）として
適当なタイミングにおけるデータセレクタ１６か
らの出力がそのまま加算器出力となるようプログ
ラムしてもよい。
器１８に０入力を加えているが、その代りに加算
器をALU（Arithmetic and Logic Unit）として
適当なタイミングにおけるデータセレクタ１６か
らの出力がそのまま加算器出力となるようプログ
ラムしてもよい。
また上記の実施例では、ａレジスタおよびＧレ
ジスタの出力をデータセレクタ１４に接続し、
ｂ，ｃおよびＦレジスタの出力をデータセレクタ
１６に接続しているが、これに限らず、ａ，ｂレ
ジスタの出力をデータセレクタ１４に接続しＣ，
Ｆ，Ｇレジスタの出力をデータセレクタ１６に接
続して同様に構成することもできるなど、種々の
組合わせが可能である。
ジスタの出力をデータセレクタ１４に接続し、
ｂ，ｃおよびＦレジスタの出力をデータセレクタ
１６に接続しているが、これに限らず、ａ，ｂレ
ジスタの出力をデータセレクタ１４に接続しＣ，
Ｆ，Ｇレジスタの出力をデータセレクタ１６に接
続して同様に構成することもできるなど、種々の
組合わせが可能である。
また上記の実施例では、ａ，ｂ，ｃは１以上
（−１以下）の整数であるが、例えば加算器出力
の位取りを下方にｎビツトシフトして取り出すこ
とにより、等価的にａ，ｂ，ｃ×１／2nの小数を
係数とすることもできる。
（−１以下）の整数であるが、例えば加算器出力
の位取りを下方にｎビツトシフトして取り出すこ
とにより、等価的にａ，ｂ，ｃ×１／2nの小数を
係数とすることもできる。
以上述べたように本発明によれば、リアルタイ
ムでアフイン変換を行ない、安価で構成が簡単な
座標変換回路を実現できる。
ムでアフイン変換を行ない、安価で構成が簡単な
座標変換回路を実現できる。
第１図は座標変換回路の従来例を示すブロツク
構成図、第２図は本発明の一実施例を示すブロツ
ク構成図、第３図は、第２図の動作を説明するた
めのタイム・チヤートである。 １５…Ｇレジスタ、１７…Ｆレジスタ、１８…
加算器、２０…選択手段。
構成図、第２図は本発明の一実施例を示すブロツ
ク構成図、第３図は、第２図の動作を説明するた
めのタイム・チヤートである。 １５…Ｇレジスタ、１７…Ｆレジスタ、１８…
加算器、２０…選択手段。
Claims (1)
- 【特許請求の範囲】 １ ｘクロツクに対応して画素がｘ方向にスキヤ
ンされ、１行スキヤンするごとにｘ同期信号が発
生するラスタ・スキヤン型画像装置の画面上の座
標（ｘ，ｙ）に対応して Ｆ＝ax＋by＋ｃ のアフイン変換を行う座標変換回路において、加
算手段と、この加算手段の出力をｘ同期信号によ
り保持する第１のレジスタと、前記加算手段の出
力をｘクロツクにより保持する第２のレジスタ
と、０、係数ａ，ｂ，ｃのデータ入力および前記
第１、第２のレジスタの出力のうちいずれか２つ
を前記加算手段の入力に印加する選択手段とを備
えたことを特徴とする座標演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58074635A JPS59200373A (ja) | 1983-04-27 | 1983-04-27 | 座標変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58074635A JPS59200373A (ja) | 1983-04-27 | 1983-04-27 | 座標変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59200373A JPS59200373A (ja) | 1984-11-13 |
| JPH0139149B2 true JPH0139149B2 (ja) | 1989-08-18 |
Family
ID=13552858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58074635A Granted JPS59200373A (ja) | 1983-04-27 | 1983-04-27 | 座標変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59200373A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208579A (ja) * | 1985-03-14 | 1986-09-16 | Nippon Telegr & Teleph Corp <Ntt> | 幾何変換座標発生回路 |
| JPS6355676A (ja) * | 1986-08-26 | 1988-03-10 | Nec Corp | パタ−ンの輪郭特徴抽出回路 |
| JP2952428B2 (ja) * | 1990-10-18 | 1999-09-27 | 富士写真フイルム株式会社 | 放射線画像のエネルギーサブトラクション方法および装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS586977A (ja) * | 1981-07-03 | 1983-01-14 | Sumitomo Metal Ind Ltd | 着色鋼板の製造方法 |
-
1983
- 1983-04-27 JP JP58074635A patent/JPS59200373A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS586977A (ja) * | 1981-07-03 | 1983-01-14 | Sumitomo Metal Ind Ltd | 着色鋼板の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59200373A (ja) | 1984-11-13 |
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