KR940001368B1 - 보더 발생회로 - Google Patents

Abstract

내용 없음.

Description

보더 발생회로

제1도는 본 발명의 구성 블럭도.

제2도는 제1도의 일실시예를 나타내는 회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 제 1 딜레이부 2 : 제 2 딜레이부

3 : 신호검출부 4 : D/A변환부

5 : 시프트 레지스터부 6a : 제 3 딜레이부

6b : 제 4 딜레이부 6c : 제 5 딜레이부

7 ; 오아연산부 8 : 섀도우 발생부

9 : 합성부 10 : 선택부

11 : 가산부 IC₁-IC₅: 딜레이소자.

IC₆,iC₂₇: PAL, IC₇-IC₉: 화상D/A컨버터

IC₁₀-IC₁₄, IC_14a: 래치

IC₁₅: 낸드게이트 IC₁₆: 8×1셀렉터

IC₁₇: 시트프레지스터 IC₁₈-IC₂₅: 앤드게이트

IC₂₆: 버퍼 R₁-R₁₁: 저항

본 발명의 보더(Border)발생회로에 관한 것으로, 특히 문자 발생기에서 발생되는 문자를 TV 화면등에 표시할 경우 문자의 보더를 디지탈 방식으로 발생할 수 있도록 한것이다. 통상 TV 방송에 사용되는 문자 발생기는 화면에 문자를 만들기 위해 사용되었으며 만들어진 이들 문자의 테두리에 보더를 형성하기 위해서는 소프트 웨어적인 방법을 사용하거나 또는 그래픽 씨스템 외부에 보더를 발생하는 별도의 기기를 접속하여 실행하였다. 그러나 상기한 바와 같이 소프트 웨어적인 방법으로 보더를 형성할 경우에는 문자 발생 속도가 문자 발생기만을 사용할 때 보다 약 8배 이상 느려짐으로 문자 발생기를 효율적으로 사용할 수 없는 단점이 있었으며 보더를 발생하는 별도의 기기를 접속하여 사용할 경우에는 발생기기에 따라 보더의 형태가 제한되어 있으므로 다양한 형상의 보더를 나타낼 수 없는 단점이 있었다.

본 발명은 상기 단점을 제커기 위한 것으로 문자 발생기내에 설치할 수 있고 디지탈 방식으로 리어 타임(Real time)보더를 형태로 발생할 수 있는 보더 발생회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은 문자 발생기로부터 발생된 문자데이터를 수평 912돗트 딜레이(delay)시키기 위한 제1딜레이부와, 제1딜레이부의 출력신호를 다시 수평방향으로 2돗트(dot)딜레이시키기 위한 제2딜레이부와, 제2딜레이부의 출력신호를 D/A(Digital→Analog)변환하기 위한 D/A변환부와, 상기 제 1 딜레이부와 함께 문자 발생기로 부터 발생된 문자 데이터를 오아(OR)연산하여 출력하는 신호검출부와, 상기 신호검출부의 출력신호를 입력하여 수평방향으로 1돗트 및 2돗트 딜레이된 신호를 출력하는 시프트 레지스트터부와, 상기 신호검출부의 출력신호와 시프트 레지스터의 두 출력신호를 각각 입력하여 수직방향으로 1라인 및 2라인 딜레이시켜 출력하는 3개의제 3 내지 제 5 딜레이브와, 상기 신호검출부와 시프트 레지스터 및 3개의 제 3 내지 제 5 딜레이부의 각 출력신호를 입력하여 오아연산한 후 출력하는 오아연산부와, 상기 D/A컨버터의 출력신호와 오아연산부의 출력신호를 가산하여 출력하는 가산부를 포함한다. 이를 본발명의 구성 블럭도인 제 1 도와 일실시예를 나타내는 상세회로도인 제 2 도 및 제 3 도를 참조하여 상술하면 다음과 같다. 먼저 문자 발생기(도시되지 않음)로 부터 발생된 문자데이터를 입력하여 수직방향으로 912돗트 딜레이 시키는 제 1 딜레이부(1)는 각 8bit의 문자데이터를 입력하는 두개의 딜레이 소자(IC₁,IC₂)(본 실시예에서는 1202S사용)로 구성한 것이다. 912돗트 수평방향(1라인 수직방향)으로 딜레이된 신호를 수평방향으로 2돗트 딜레이 시키는 제 2 딜레이부(2)는 각각 8bit의 신호를 입력하여 1돗트씩 수평방향으로 딜레이시키는 4개의 라치(Latch)(IC₁₀-IC₁₃(본 실시예에서는 374사용)로 구성한 것이다.

912돗트 수평방향으로 딜레이되고 2돗트 수평방향으로 딜레이된 문자 데이터를 아날로그치로 변환시키는 D/A변환부(4)는 문자 화상 데이터를 각각 적색과 녹색 및 청색으로 D/A변환하기 위한 3개의 화상 D/A컨버터(본 실시예에서는 1842사용)(IC₇-IC₉)와 저항(R₁-R₉)으로 구성한 것이다. 보더를 만들기 위해 문자 발생기로부터 입력되는 데이터가 있는지를 검출하기 위한 신호검출부(3)는 16bit의 문자데이터를 입력하여 오아 연산한 후 출력하기 위한 PAL(Programmable Logic Array)(본 실시예에서는 16LB 사용)(IC₂₇)로 구성한 것이다.

상기 신호검출부(3)로부터 검출된 문자데이타를 1돗트 및 2돗트 수평구간으로 딜레이시켜 출력하기 위한 시프트 레지스터부(5)는 시프트 레지스터(IC₁₇)와 2개의 앤드게이트(IC₁₈,IC₁₉)로 구성한 것이다.

상기 신호검출부(3)와 시프트 레지스터(IC₁₇)의 3개의 출력신호를 각각 입력하여 1돗트 및 2돗트 수직방향으로 딜레이시켜 출력하기 위한 제1도의 3개의 제 3 내지 제 5 딜레이부(6a-6c)는 8bit입력용 두개의 딜레이소자(IC₃,IC₄) (본 실시예에서는 1202S사용)와 앤드게이트(IC₂₄,IC₂₅)로 구성한 것이다.

상기 신호검출부(3)와 시프트 레지스터부(5)와 제 3 내지 제 5 딜레이부(6또는 6a-6c)의 출력신호를 모두 입력하여 오아 연산함으로써 보더를 완성하는 오아 연산부(7)는 9개 입력단자를 갖는 낸드게이트(IC₁₅)로 구성한 것이다. 가산부(11)는 상기 D/A변환부(4)를 통해 출력하는 문자의 아날로그 신호와 오아연산부(7) 또는 선택부(10)를 통해 출력하는 보더 신호를 가산하여 출력하도록 구성한 것이다. 또한 제 2 도(a)도의 샤도우 발생부(8)는 상기 오아연산부(7)를 통해 출력하는 보더의 형상에 음형(shadow)를 주기 위하여 입체감을 가해주기 위한 것으로 오아연산부(7)의 출력신호를 수평방향으로 912돗트 딜레이시키기 위한 딜레이소자(IC₅)(본 실시예에서는 1202S사용)와 상기 딜레이 소자(IC₅)의 출력신호를 수평방향으로 2돗트 만큼 딜레이시켜 출력하기 위한 2개의 래치(IC₁₄,IC₁₄₉)로 구성한 것이다.

제2도(a)의 합성부(9)는 상기 오아연산부(7)의 출력신호인 보더 신호와 상기 섀도우 발생부(8)의 출력신호인 음영신호를 오아연산하여 출력하기 위한 것으로 8bit데이터를 입력하는 PAL(IC₆)(본 실시예에서는 16LB사용)로 구성한 것이다. 또한 제2도(a)의 선택부(10)는 상기 합성부(9)의 출력신호 중 하나를 외부(예로서 CPU)로부터의 제어신호에 의해 선택하여 사용하기 위한 것으로 8×1셀렉터(본 실시예에서는 151사용)(IC₁₆)로 구성한 것이다.

제2도(b)는 상기 각부에 클럭신호를 인가하여 주기 위한 클럭신호발생부를 나타낸 것으로 버퍼(IC₂₆)(본 실시예에서는 244사용)와 저항(R₁₀,R₁₁)으로 구성한 것이다.

상기와 같이 구성된 본 발명의 동작은 먼저 제1도의 제 1 딜레이부(1)에 문자 발생기(도시되지 않음)으로부터 발생된 문자 데이타가 입력하면 이 제 1 딜레이부(1)는 2개의 소자(IC₁,IC₂)를 통해 8bit씩의 입력데이타를 각각 912돗트 수평방향으로 딜레이시킨 다음 제 2 딜레이(2)에 출력한다.

제 2 딜레이부(2)는 래치(IC₁₀,IC₁₂)를 통해 8bit돗트 수평 딜레이된 신호를 수평방향으로 1돗트 딜레이시키고 다시 래치(IC₁₁,IC₁₃)를 통해 8bit씩 수평방향으로 1돗트 딜레이 시킨다.

상기 제 2 딜레이부(2)를 통해 출력되는 수직방향으로 912돗트 딜레이되고 수평방향으로 2돗트 딜레이된 신호는 D/A변환부(4)의 적색과 녹색 및 청색 화상 D/A컨버터(IC₇-IC₀)를 통해 D/A변환된 후 가산부(11)에 입력된다. 한편, 상기 제 1 딜레이부(1)와 동시에 문자 발생기로부터 출력되는 문자데이타를 입력하는 신호검출부(3)인 PAL(IC₂₇)은 입력되는 16bit의 문자 데이터를 오아 연산하여 신호(VoHo)로 출력한다. 이 신호(VoHo)는 시프트 레지스터부(5)의 시프트 레지스터(IC₁₇)에 입력되고 여기서 1돗트 수평구간 및 2돗트 수평구간 만큼 딜레이되어 앤드게이트(IC₁₈,IC₁₉)를 통해 신호(VoH₁)(VoH₂)로서 출력한다.

상기 3신호(VoHo)(VoH₁)(VoH₂)는 제1도의 제 3 내지 제 5 딜레이부(6:6a-6c)를 이루는 2개의 딜레이 소자(IC₃,IC₄)에 각각 입력된 후 여기에서 입력된 각 신호마다 1라인 수직구간 및 2라인 수직만큼 딜레이됨으로써 9개 신호(V₀H₀,V₁H₀,V₂H₀,V₀H₁,V₁H₁,V₂H₂,V₀H₂,V₁,H₂,V₁H₂,V₂H₂)가 출력된다.

상기 9개 출력신호는 제 1 도의 오아연산부(7)의 제 2 도의 낸드게이트(IC₁₅)의 9개 입력단자에 입력된 후 여기서 오아연산되어 입력되는 문자에 따른 보더 신호(SH₀)가 만들어지게 된다.

상기 오아연산부(7)인 낸드게이트(IC₁₅)의 출력신호(SH₀)는 섀도우 발생부(8)내 딜레이 소자(IC₅)에 입력되어 수평방향으로 912돗트 딜레이 되고 래치(IC₁₄,IC₁₄₉)를 차례로 거치면서 2돗트 만큼 수평방향으로 딜레이된후 8개 섀도우 출력신호(SH₁,SH₂,SH₃,SH₄,SH₅,SH₆,SH₇,SH₈)로 출력된다.

이때 합성부(9)인 PAL(IC₆)은 상기 오아연산부(7)를 통해 출력하는 보더 신호(SH₀)와 섀도우 신호(SH₁~SH₈)를 합성하여 음영진 8개 보더 신호를 출력하게 된다. 한편 선택부(10)인 8×1 셀렉터(IC₆)는 제어용 CPU와 같은 제어장치로부터의 제어신호에 의해 상기 PAL(IC₆)의 8개 출력신호중 하나를 선택하여 사용할 수 있게 한다. 즉 8가지 형태의 문자의 음영진 보더를 자유롭게 선택 사용할 수 있게된다. 이상과 같이 본 발명에 의하면 문자가 발생기내에 보더발생회로를 내장하여 콤팩트하게 기기를 사용할 수 있고 문자발생속도의 지연을 제거할 수 있을 뿐만 아니라 보더의 형태를 다양하게 변화시켜 사용할 수 있게 된다.

Claims (5)

1. 문자발생기로 부터 발생된 문자데이타를 수직 방향으로 912돗트(수직방향으로는 1라인)딜레이시키기 위한 제 1 딜레이부와, 제 1 딜레이부의 출력신호를 D/A변환하기 위한 D/A변환부와, 문자발생기로부터 발생된 문자데이터를 오아연산하기 위한 신호검출부와, 신호검출부의 출력신호를 입력하여 수평방향으로 1돗트 및 2돗트 딜레이된 두 신호를 출력하기 위한 시프트 레지스터부와, 신호검출부의 출력신호와 시프트레지스터부의 두 출력 신호를 각각 입력하여 수직방향으로 1라인 및 2라인 딜레이시켜 출력하는 3개의 제 3 내지 제 5 딜레이부와, 신호검출부와 시프트 레지스터부 및 3개의 제 3 내지 제 5 딜레이부의 출력신호를 입력하여 오아연산한 후 출력하는 오아연산부와, 상기 D/A컨버터의 출력신호와 오아연산부의 출력신호를 가산하여 출력하는 가산부를 포함하여 구성함을 특징으로 하는 보더 발생회로.
2. 제1항에 있어서, 제 1 지연부와 수평방향으로의 912돗트 딜레이는 그 상 또는 그 이하로 가변될 수 있도록 구성함을 특징으로 하는 보더 발생 회로.
3. 제1항에 있어서, 제 2 지연부의 수평방향으로의 2돗트 딜레이는 그이상으로 가변 될 수 있도록 구성함을 특징으로 하는 보더 발생 회로.
4. 제1항에 있어서, 시프트 레지스터부는 수평방향으로 2돗트 이상 딜레이시켜 두개 이상의 딜레이된 신호를 출력할 수 있도록 구성함을 특징으로 하는 보더 발생회로.
5. 제1항에 있어서, D/A변환부는 3색인 적색과 녹색 및 청색의 문자 데이터를 각각 D/A변환하는 3개의 D/A컨버터로 구성함을 특징으로 하는 보더 발생 회로.