JPH0444306B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、空間積和演算、非線形近傍演算等の
局所並列画像処理を高速に実行し且つ、局所画像
領域の拡張およびマルチプロセツサによる並列処
理が容易な画像プロセツサのアーキテクチユアに
関する。

従来の技術 デイジタル画像処理は、２次元配列された画像
データを対象としており、多大の記憶容量と演算
時間を必要とし、現在の遂次型コンピユータの不
得意とする演算処理である。そこで画像データを
並列処理して高速化を図ろうとする試みがなされ
ているが、全ての画像データを並列処理すること
は極めて困難である。画像のｍ行×ｎ列の局所画
像領域データに対して並列処理を行う局所並列画
像処理と呼ばれる方式は平均化、微分操作、デー
タ変換などの広範囲な処理に対応でき、回路規模
も比較的小さなことから特定用途向けには一部ハ
ードウエア化も進んでいる。

発明が解決しようとする問題点 この様なハードウエア化された局所並列型画像
プロセツサは高速性が要求されるため、各画像処
理機能に対して専用のハードウエアとなり、汎用
性や拡張性が犠牲となる場合が多かつた。

本発明はかかる点に鑑みてなされたもので、高
速性、汎用性があり、且つ局所画像領域の拡張や
マルチプロセツサでの並列処理が容易でLSI化に
適したアーキテクチユアを有する画像プロセツサ
を提供する事を目的としている。

問題点を解決するための手段 本発明は上記問題点を解決するため、入力画像
データをｍ行×ｎ列の局所画像領域に分割し、処
理対象である局所領域の画素データを画像データ
入力端子より取り込む局所画像レジスタと、前記
画素データを基に演算を行う演算回路を備え、前
記局所画像領域データに対してデータ処理を行う
局所画像プロセツサにおいて、前記局画像レジス
タの出力に接続されるｍ行×１列の拡張用画像レ
ジスタと、制御信号により前記拡張用画像レジス
タをシフトモードまたはスルーモードに切り替え
る手段と、前記拡張用画像レジスタの出力に接続
された画像データ出力端子と、前記演算回路への
外部データ入力端子と、前記局所画像レジスタに
取り込まれた画像データ内の任意のデータを指定
するとともに前記演算回路に与えるデータおよび
内部動作を制御するためのデータが格納されたプ
ログラムメモリと、前記プログラムメモリから読
み出されたデータに従つて前記演算回路の入力を
選択する選択回路と、前記プログラムメモリから
読み出されたデータに従つて前記演算回路の演算
結果を格納するレジスタと、前記プログラムメモ
リからの読みだしを制御するプログラム制御回路
を備えた構成とするものである。

作 用 本発明は前記した構成により、ｍ行×ｎ列の局
所画像領域データに対してプログラム制御による
任意の演算を高速に行う事が可能となり、拡張用
画像レジスタは制御信号によりシフトモード叉は
スルーモードに設定可能な構成になつており、演
算回路がプログラム制御となつているため、複数
のプロセツサを用いて水平方向およびライン方向
に拡張された局所領域に対する画像処理を行なう
場合に、係数データとの積和演算を行なう処理に
おいては、プロセツサ毎に時間をずらして処理す
ることにより処理速度を低下させることなく実行
可能であり、また画素間演算あるいは画素毎に異
なる演算を必要とする処理においても外部回路が
不要となる構成を可能とする高速性且つ汎用性を
持つLSIに適した画像プロセツサを実現すること
ができる。

実施例 第１図は本発明の画像プロセツサの一実施例を
示すブロツク図である。第１図において、２は局
所画像レジスタであり、画像データ入力端子２１
よりｍ行の画像データが並列に入力され、ｍ行×
ｎ列の局所画像領域データを取り込む。３はｍ行
×１列の拡張用画像レジスタであり、局所画像レ
ジスタ２と共にクロツク制御回路１からの画像取
り込み用クロツクにより駆動され、順次画像デー
タをシフトする。拡張用画像レジスタ３のシフト
動作は拡張制御信号入力端子１７からの信号によ
り制御され、局所画像領域の拡張処理をパイプラ
イン的に行う場合にはシフト動作を行うシフトモ
ードに設定され、他の場合には通過モードとなり
シフト動作は行わないスルーモードに設定され
る。画像データ出力端子２５には拡張用画像レジ
スタ３の出力信号が出力される。４は加減算器、
５は乗算器であり、選択回路１１〜１３によつて
選択された入力信号に対してそれぞれの演算を行
う。６〜１０はそれぞれデータレジスタであり、
６，８は加減算器の演算結果を、７はデータ入力
端子２２からの入力データを、９は出力データ
を、１０は乗算器５の演算結果を格納する。１４
は出力制御回路であり、クロツク制御回路１から
の信号によりデータ出力端子２６へのデータ信号
出力を特定期間以外は禁止する。２３はデータ出
力端子のデータ信号出力を外部レジスタへ取り込
むための出力クロツク出力端子である。１５はプ
ログラムメモリであり、画像処理プログラムが格
納され、画像処理実行時にはプログラム制御回路
１６により内容を順次読み出し、読み出されたプ
ログラムにより各ブロツクが制御される。各ブロ
ツクはクロツク制御回路１からのクロツクにより
動作しており、このクロツク制御回路１はシステ
ムクロツク１８、プログラムスタート信号１９、
並列制御信号２０が入力され前述の出力クロツク
や各ブロツクの制御クロツクを発生する。

プログラムメモリ１５には、ｍ行×ｎ列の局所
画像領域データを取り込んだ局所画像レジスタ２
内の任意の１画素のデータを取り出すアドレス信
号、加減算器４の演算制御信号、選択回路１１〜
１３の制御信号、レジスタ６〜１０の書き込み制
御信号、乗算器５の乗数等が書き込み可能であ
り、これらを組み合わせて画像処理プログラムを
作成することにより、局所画像レジスタ２に取り
込まれた局所画像領域データに対して任意の演算
を高速に実行することができる。

以上の様にして１組の局所画像領域データに対
して、プログラムメモリ１５に書き込まれた画像
処理プログラムの実行が終了すると、レジスタ８
に格納された演算結果を出力用レジスタ９に転送
し、出力制御回路１４を介してデータ出力端子２
６より出力する。そして、局所画像レジスタ２に
新しい局所画像領域データを取り込み、画像処理
プログラムを再度実行する。この様な動作を順次
繰り返すことにより、全画像に対する局所並列画
像処理を実行する。

第１図に示すブロツク図をLSI化した場合に
は、集積度の点で局所画像レジスタ２の大きさに
はおのずと限界が生じ、３×３〜５×５画素程度
となつてしまう。一方、画像の局所並列処理にお
いては、局所画像領域は一般に３×３〜16×16画
素程度のものが用いられており、例えば３×３画
素の局所レジスタを持つ画像プロセツサを12×12
画素の局所画像領域を扱う局所並列処理に適用す
る場合には、16個の画像プロセツサ以外に複雑な
外部回路を必要とするが、本発明の画像プロセツ
サはこの様な処理にも外部回路を必要とせずに適
用できる構成となつている。

本発明の画像プロセツサの内蔵する局所画像レ
ジスタが３×３画素とした場合、この画像プロセ
ツサを９個用いて９×９画素の係数データとの積
和演算をおこなう局所並列処理に適用する場合の
例を第２図に示す。この場合、拡張用画像レジス
タ３は拡張制御信号入力端子１７からの信号によ
りシフトモードに設定される。

第２図において、３９は画像データ入力端子、
２７〜３４は1Hデイレイラインであり、画像プ
ロセツサ３７−１、３７−４、３７−７の画像入
力端子に９ライン分の画像データを同時に入力で
きる。３５，３６は時間補正用シフトレジスタで
あり、この場合３段のシフトレジスタとなる。

３７−１〜３７−９は本発明の画像プロセツサ
であり、枠内に示された番号は第１図に示すブロ
ツク図の番号と対応している。つまり、画像プロ
セツサ３７の画像データ出力端子２５は水平方向
に配置された次段の画像プロセツサの画像データ
入力端子に接続される。又、データ出力端子２６
は画像の走査方向に従つて次段に配置された画像
プロセツサのデータ入力端子に接続される。４０
は拡張制御信号入力端子であり、各画像プロセツ
サ３７の拡張制御信号入力端子に接続され、この
端子に印加される信号により第１図に示す拡張用
画像レジスタ３をシフトモードに設定することに
より、各画像プロセツサ３７での画像データの水
平方向シフト段数は４段となる。

任意の時点での各画像プロセツサ３７−１〜３
７−９に取り込まれる局所画像領域データを第３
図に示す。第３図においてＡは処理すべき入力画
像の９×９画素の局所画像領域データであり、４
１−１〜４２−９はそれぞれ第２図に示した添数
が対応する番号の画像プロセツサ３７−１〜３７
−９で処理すべき３×３画素の局所画像領域デー
タである。任意の時点での各画像プロセツサ３７
−１〜３７−９に取り込まれる局所画像領域デー
タは、拡張用画像レジスタ３および時間補正用レ
ジスタ３５，３６の動作により(B)に示す様にな
る。４２−１〜４２−９は第２図に示す添数が対
応した画像プロセツサ３７−１〜３７−９に取り
込まれる局所画像領域データである。ここで各画
像プロセツサ３７−１〜３７−９で演算処理され
たデータ出力は次段のプロセツサのデータ入力と
なつているので、画像プロセツサ３７−１〜３７
−９はデータの流れに従つてパイプライン処理さ
れる事になる。したがつて最終の画像プロセツサ
３７−９のデータ出力３８には任意の９×９画素
の局所画像領域データを演算処理した結果が得ら
れる事になる。この様に拡張用画像レジスタを設
ける事により複数個の画像プロセツサを用いて拡
張された局所画像領域データの処理を行う場合、
処理速度をそこなうこと無しに、又外部回路を必
要とせずに実行することができる。積和演算以外
の拡張された局所領域内での画素間の演算や画素
毎に異なる演算を行なう必要のあるパイプライン
処理が適用できない局所並列処理においては、拡
張用画像レジスタ３をスルーモードに設定すると
共に、時間補正用レジスタ３５，３６のシフト段
数をゼロにする事により、各画像プロセツサ３７
−１〜３７−９は任意の時点において第３図Ａに
示す９×９画素の画像データを取り込むことがで
き、各プロセツサ３７はプログラムメモリ内の命
令により、データ出力端子２６より他のプロセツ
サに対して任意のデータを出力することができる
とともに、データ入力端子２２より他のプロセツ
サからのデータを取り込むことができるので、複
雑な処理にも対応できる様になる。

以上、局所画像領域の拡張処理について述べて
きたが、本発明の画像プロセツサは、マルチプロ
セツサでの並列処理についても実現が容易な構成
となつている。

局所並列処理を定められた時間内に実行する場
合、処理速度が画像プロセツサの性能を越えてい
る時には複数個のプロセツサを用いて並列処理し
なければならない。この場合、一般には外部に複
雑な制御回路を必要とするが、本発明の画像プロ
セツサにおいては、この並列処理が外部回路を用
いずに実現可能な構成となつている。

本発明の画像プロセツサを２個用いて並列処理
する場合の例を第４図に示す。第４図において、
４３は画像データ入力端子、４４はプログラムス
タート信号入力端子、４５，４６は並列制御信号
入力端子、４７，４８は1Hデイレイラインであ
る。４９−１，４９−２は本発明の画像プロセツ
サであり、枠内に示された番号は第１図に示すブ
ロツク図の番号と対応している。第２図と同様に
画像プロセツサ４９に内蔵する局所画像レジスタ
２は３×３画素の大きさとする。1Hデイレイラ
インにより画像プロセツサ４９−１，４９−２の
画像入力端子２１には３ライン分の画像データが
同時に入力され、画像プロセツサ４９−１と４９
−２には同じ画像データが入力されるが、並列処
理を行うため内蔵される局所画像レジスタ２には
交互に局所画像領域データが取り込まれる。第５
図は第４図に示すブロツク図の主要部の電圧波形
であり、第４図内の同一記号の位置の波形が示さ
れている。

第５図ａはプログラムスタート信号であり、こ
の信号に同期して画像プロセツサ４９の処理が開
始されると共に内蔵された局所画像レジスタ２に
画像入力データが取り込まれる。ｃ，ｄは画像プ
ロセツサ４９−１，４９−２に印加される並列制
御信号であり、プロセツサ２個の並列処理である
ので逆相の信号となつている。この信号は各画像
プロセツサ４９に内蔵されるクロツク制御回路に
印加され、それぞれの局所画像レジスタの取り込
みクロツク、プログラムスタート時期、出力制御
回路、外部レジスタ取り込み用クロツクを制御す
る。つまり、内蔵する局所画像レジスタ２への画
像データ取り込みは(e)，(f)に示す様に交互に行わ
れ、これに従つて各プロセツサのプログラムも交
互にスタートし、それぞれの取り込んだ局所画像
領域データに対して演算処理を行う。各画像プロ
セツサ４９−１，４９−２の演算結果データ出力
もプログラム終了に同期して交互に出力される
が、このデータ出力は出力制御回路１４により、
一定期間のみ出力され、他の期間は禁止されて
(g)，(i)に示す波形となる。これは、第４図に示す
様に、データ出力信号をORゲート５１により加
算するためデータが重ならない様にしているもの
である。(h)，(j)は各画像プロセツサ４９−１，４
９−２より出力される外部レジスタ取り込み用ク
ロツクであり、この信号もORゲート５０で加算
を行う。ORゲート５１で加算された演算結果デ
ータ出力を同様にORゲート５０で加算された外
部レジスタ取り込み用クロツクで外部レジスタ５
２に取り込むことにより出力５３には(k)に示す様
に連続した処理結果データが得られる。画像プロ
セツサ４９がECLゲートで構成されている場合
には、ORゲートは配線を結ぶだけのワイヤード
ORで構成できるのでORゲート５０，５１は不
要となる。

以上説明した様に本発明の画像プロセツサによ
れば、複数個のプロセツサを用いて並列処理を行
う場合、複雑な制御回路を必要とせずに、極めて
簡単な構成で処理が実現できる。

発明の効果 以上述べてきたように、本発明によれば拡張用
画像レジスタは制御信号によりシフトモード叉は
スルーモードに設定可能な構成となつており、演
算回路がプログラム制御となつているため、複数
のプロセツサを用いて水平およびライン方向に拡
張された局所領域に対する画像処理を行なう場合
に、係数データとの積和演算を行なう処理におい
ては、プロセツサ毎に時間をずらして処理するこ
とにより処理速度を低下させることなく実行可能
であり、また画素演算あるいは画素毎に異なる演
算を必要とする処理においても外部回路が不要と
なる構成を可能とする高速性且つ汎用性を持つ
LSIに適した画像プロセツサを実現することがで
きる。さらには、局所領域の拡張処理を行なう複
数のプロセツサを複数組用いた並列処理が可能で
あり、本プロセツサは実用的にきわめて有用であ
る。

【図面の簡単な説明】

第１図は本発明の一実施例における画像プロセ
ツサを示すブロツク図、第２図は本発明の一実施
例における画像プロセツサを複数個用いて局所画
像領域データの拡張処理を行う場合のブロツク
図、第３図は第２図における局所画像領域データ
の説明図、第４図、第５図は本発明の一実施例に
おける画像プロセツサを複数個用いて並列処理を
行う場合のブロツク図、および主要部の電圧波形
図である。 １……クロツク制御回路、２……局所画像レジ
スタ、３……拡張用画像レジスタ、４……加減算
器、５……乗算器、６〜１０……データレジス
タ、１１〜１３……選択回路、１４……出力制御
回路、１５……プログラムメモリ、１６……プロ
グラム制御回路、１７……拡張制御入力端子、１
８……システムクロツク入力端子、１９……プロ
グラムスタート入力端子、２０……並列制御信号
入力端子、２１……画像データ入力端子、２２…
…データ入力端子、２３……外部レジスタ取り込
み用クロツク出力端子、２５……画像データ出力
端子、２６……データ出力端子。

Claims (1)

1. 【特許請求の範囲】 １ 入力画像データをｍ行×ｎ列の局所画像領域
   に分割し、処理対象である局所領域の画素データ
   を画像データ入力端子より取り込む局所画像レジ
   スタと、前記画素データを基に演算を行う演算回
   路を備え、前記局所画像領域データに対してデー
   タ処理を行う局所画像プロセツサにおいて、前記
   局所画像レジスタの出力に接続されるｍ行×１列
   の拡張用画像レジスタと、制御信号により前記拡
   張用画像レジスタをシフトモードまたはスルーモ
   ードに切り替える手段と、前記拡張用画像レジス
   タの出力に接続された画像データ出力端子と、前
   記演算回路への外部データ入力端子と、前記局所
   画像レジスタに取り込まれた画像データ内の任意
   のデータを指定するとともに前記演算回路に与え
   るデータおよび内部動作を制御するためのデータ
   が格納されたプログラムメモリと、前記プログラ
   ムメモリから読み出されたデータに従つて前記演
   算回路の入力を選択する選択回路と、前記プログ
   ラムメモリから読み出されたデータに従つて前記
   演算回路の演算結果を格納するレジスタと、前記
   プログラムメモリからの読みだしを制御するプロ
   グラム制御回路を備えて成ることを特徴とする画
   像プロセツサ。 ２ 特許請求の範囲第１項記載の画像プロセツサ
   において、局所画像レジスタへの画像データ取り
   込み用クロツクを制御するための並列制御信号入
   力端子と、演算結果出力の外部への出力を特定期
   間以外は禁止する出力制御回路とを有することを
   特徴とする画像プロセツサ。