JPH0566043B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、ビデオ画像処理装置に適用される
デイジタル信号処理装置に関する。

簡単なデイジタルフイルタを例に説明する。デ
イジタルフイルタの差分方程式を y_i＝_M 〓^m=0 a_nx_i−ｍ とする。但し、y_iは出力信号、a_nはフイルタのタ
ツプ係数（Ｍ＋１個存在する）、x_i−ｍは入力信
号を示す。かかるデイジタルフイルタは、布線論
理方式（ハードウエアで論理を作る方式）の装置
によつて実現できるのは勿論であるが、装置の融
通性の点からマイクロプログラム制御のプロセツ
サで処理するのが好ましい。この場合の処理フロ
ーを第１図に示す。

この処理フローにおいて、Ａを０、ｍを−１と
する初期設定、ｍ＋１をｍとするステツプ、（ｉ
−ｍ）を計算するステツプ、入力x_i−ｍをメモリ
ーから読出すステツプ、係数a_nをメモリーから
読出すステツプは、アドレスを計算するプロセス
である。これに対し（a_n×x_i−ｍ）のステツプ、
（Ａ＋a_n×x_i−ｍ）を演算し、これをＡとするス
テツプ、この積和演算によつて求められた値をＡ
とするステツプは、本来の演算を行なうプロセス
である。従来では、このように、アドレスの計算
と積和演算のような本来の演算とのように、性質
の異なる処理を同一のプロセツサにより行なつて
いた。そのために、データの処理演算時間が長く
なる欠点があつた。

第２図は、（３×３）の２次元デイジタルフイ
ルタの構成を示し、コンピユータを使つてこのフ
イルタ処理を１秒分のビデオ画像にほどこすの
に、数十分を要することが認められた。また、第
３図は、NTSC方式のデイジタルカラーデコーダ
を示しており、同図において、１は、２次元デイ
ジタルフイルタで構成され、複合カラービデオ信
号から輝度信号Ｙ、クロマ信号Ｃとを分離する
Ｙ／Ｃ分離回路である。

クロマ信号は、デイジタル復調回路２及び３に
よつて、２つの色差信号（Ｉ信号及びＱ信号）に
分離され、夫々デイジタルフイルタの構成のロー
パスフイルタ４及び５を介してマトリクス回路６
に供給される。このマトリクス回路６の出力にＲ
−Ｙ信号及びＢ−Ｙ信号が取り出される。

かかるデイジタルカラーデコーダによる処理を
式で表わすと下記のものになる。

y^C _ij＝_M 〓^m=1 _N 〓 〓ⁿ⁼¹ ｘ（ｉ−Ｍ＋１／２＋ｍ），（ｊ−Ｍ＋１／２＋ｎ
）a_no……(1) y^Yij＝x_ij−y^C _ij ……(2) y^R-Y _ij＝d_11L1 〓 〓^l1=1 ｙ（ｉ−L₁＋１／２＋1₁），ｊ・cosi−L₁＋１／
２＋1₁ ・b1₁＋d_12L2 〓 〓^l2=1 y^C（ｉ−L₂＋１／２＋1₂），ｊ・sini−L₂＋１／
L² ₁＋1₂・b1₂……(3) y^B-Y _ij＝d_21L1 〓 〓^l1=1 y^C（ｉ−L₁＋１／２＋1₁，ｊ・cosi−L₁＋１／２
＋1₁ ・b1₁＋d_22L2 〓 〓^l2=1 y^C（ｉ−L₂＋１／２＋1₂），ｊ・sini−L₂＋１／
２＋1₂・b1₂……(4) となる。但し ｛x_ij｝：入力複合ビデオ信号 ｛y^C _ij｝，｛y^Y _ij｝：分離されたクロマ信号及び輝度
信号 ｛y^R-Y _ij｝，｛y^B-Y _ij｝：Ｒ−Ｙ信号及びＢ−Ｙ信号 ｛a_no｝：Ｙ／ｃ分離回路１の（Ｍ×Ｎ）の２次
元フイルタの係数，（Ｍ，Ｎは奇数） ｛b1₁｝：１次元フイルタの係数（L₁は奇数） ｛b1₂｝：１次元フイルタの係数（L₂は奇数） ｛d_k1k2｝：２×２のマトリクス係数 上述の(1)式〜(4)式の処理には、数十回の積和演
算が必要である。カラーテレビ信号をデイジタル
化する場合、一般にサンプリング周期として約
70n_secが用いられる。したがつて、リアルタイム
で上述の処理を行なうには、ひとつの演算を２〜
3n_sec以下で実行しなければならない。しかし、
実際には、このような高速の処理を行なうことは
困難である。

この発明では、アドレスの計算、データの読出
し処理などを行なうプロセツサと積和演算を行な
うプロセツサとを完全に分離した構成とすること
により、データ処理の高速化を実現せんとするも
のである。つまり、従来の構成は、この両者の処
理時間の合計したものを必要とするのに対し、こ
の発明は、両者のうちでより大きい方の処理時間
を必要とするのである。したがつて、この発明に
依れば、２次元フイルタ（第２図）或いはデイジ
タル信号カラーデコーダ（第３図）によるビデオ
データ処理をリアルタイムで行なうことができる
ビデオ画像処理を実現することができる。

第４図は、冒頭に説明した簡単なデイジタルフ
イルタに対してこの発明を適用した一実施例の構
成を示す。

第４図において、７は、入力データ及び係数が
貯えられるデータメモリーを示し、このデータメ
モリー７のアドレスがアドレスプロセツサ８によ
つて形成される。また、コントロールユニツト９
が設けられており、所定のマイクロプログラムに
よつてアドレスプロセツサ８が動作する。データ
メモリー７から読出されたデータが積和プロセツ
サ１０に供給され、積和演算動作がなされる。こ
の積和プロセツサ１０に対するコントロールユニ
ツト１１が設けられており、所定のマイクロプロ
グラムによつて積和プロセツサ１０が動作するよ
うにされる。そして、積和プロセツサ１０から出
力データyiが発生する。

このようにすることで、アドレスプロセツサ８
によつてアドレスの計算及びデータの読出しの制
御を行なうことと、積和プロセツサ１０により積
和演算を同時に行なうことが可能となり、データ
処理の高速化を図ることができる。

第５図は、この発明をビデオ画像処理装置に適
用した他の実施例の全体の構成を示す。

第５図において、１２は、Ｉ／Ｏコントロール
ユニツトを示し、ITV１３、VTR１４から入力
したアナログビデオ信号を70n_secのサンプリング
周期で８ビツト量子化し、メモリーユニツト１６
に転送する。また、処理後のデータがメモリーユ
ニツト１６からＩ／Ｏコントロールユニツト１２
のＤ／Ａコンバータに送られ、再びアナログ信号
とされ、VTR１４及びモニター受像機１５に供
給される。アナログ入出力信号は、複合信号又は
コンポーネント信号（YUV，YIO，RGB）の何
れかである。

メモリーユニツト１６は、標準的には、数個の
バンクから構成され、入力データ、出力データ、
テンポラリーデータを貯えるためのものである。
１個のバンクは、（768×256）画素から成り、ビ
デオ信号の１フイールド分に相当する。このメモ
リーユニツト１６は、バンク単位で自由に拡張す
ることができる。

また、１８は、ｎ個のアレーメモリーM₁，
M₂，…M_o-1，Mnからなるアレーメモリー群を
示す。メモリーユニツト１６とアレーメモリー群
１８との間のデータ転送及びアレーメモリーM₁
〜Mnの各々の内部のデータ転送を制御するため
に、所定のアドレスを計算し、コントロール信号
を発生する遅延演算ユニツト１７が設けられてい
る。この遅延演算ユニツト１７は、複雑な位置変
換を可能とするために、高度な演算機能も有して
いる。

１９は、積和演算ユニツトを示す。このユニツ
ト１９は、アレーメモリーM₁〜Mnの各々と結合
されたｎ個の積和プロセツサP₁〜Pnとこの積和
プロセツサP₁〜Pnの各々に対するコントロール
ユニツトC₁〜Cnとからなる。積和プロセツサP₁
〜Pnの各々に対して専用のコントロールユニツ
トC₁〜Cnを設けることにより、非集中制御を行
なうことができる。この積和演算ユニツト１９の
積和プロセツサP₁〜Pnの夫々からの出力データ
がメモリーユニツト１６に書込まれる。

２０は、ビデオ画像処理装置の全体を管理する
ための主コントロールユニツトを示す。この主コ
ントロールユニツト２０によつて、遅延演算ユニ
ツト１７及び積和演算ユニツト１９の積和プロセ
ツサP₁〜Pnの初期設定が行なわれ、また、これ
らに必要なマイクロプログラム、係数テーブルが
主コントロールユニツト２０から供給される。

このマイクロプログラムは、上述のように、ビ
デオ画像処理装置全体、遅延演算ユニツト１７、
積和演算ユニツト１９の積和プロセツサP₁〜Pn
を制御するのに分けられるが、全体的には、次の
４個のオペレーテイング・モードを有している。

(a) 外部モード：主コントロールユニツト２０か
ら遅延演算ユニツト１７、積和演算ユニツト１
９のコントロールユニツトC₁〜Cnにマイクロ
プログラム、係数テーブルを転送するモードで
ある。

(b) 内部モード：主コントロールユニツト２０、
遅延演算ユニツト１７、積和演算ユニツト１９
のコントロールユニツトC₁〜Cnが夫々の持つ
マイクロプログラムで自分自身を制御するモー
ドである。

(c) デバツグモード：各マイクロプログラムをデ
バツクするモードである。

(d) インターラプトモード：内部モードから外部
モードに変えるように、すべてを主コントロー
ル・ユニツト２０の制御のもとにおくモードで
ある。

第６図は、メモリーユニツト１６とアレーメモ
リー群１８及び積和プロセツサP₁〜Pnとの間の
相互結合ネツトワークを示すものである。

メモリーユニツト１６から必要なデータが原則
として１画素１回ずつ読出され、70n_secごとに入
力側データバス２１に入力される。この入力側デ
ータバス２１は、アレーメモリー群１８の各アレ
ーメモリーM₁〜Mnに対してパラレルに入力デー
タを供給する。

アレーメモリーM₁〜Mnには、積和プロセツサ
P₁〜Pnが必要とする入力データが取り込まれ、
積和プロセツサP₁〜Pnの各々は、この入力デー
タを用いて所定の演算処理を行なう。

積和プロセツサP₁〜Pnで処理されたデータは、
70n_sec毎に夫々から順次出力側データバス２２に
出力されると共に、このバス２２からメモリーユ
ニツト１６に書込まれる。第６図において、リン
グ状に図示されたアレーメモリーM₁〜Mn及び積
和プロセツサP₁〜Pnは、矢印で示す時計方向に
回転しているものと考えられる。この１回転に要
する時間が（70×ｎ）_secとなり、積和プロセツサ
P₁〜Pnは、この１回転の時間内で処理を終了し、
処理後のデータを出力側データバス２２に出力す
る。

遅延演算ユニツト１７は、メモリーユニツト１
６、アレーメモリー群１８、入力側データバス２
１及び出力側データバス２２を制御して上述の動
作を行なうようにしている。

この第６図に示す相互結合ネツトワークによ
り、メモリーの競合が起こることを防止できる。

また、アレーメモリー群１８の各アレーメモリ
ーM₁〜Mnの夫々は、そのアレー構造を自由に変
えることができるもので、処理目的に応じた最適
のアレー構造をとりうるものであり、処理の高速
化、データ転送の効率化に貢献している。

一例として、複数のレジスタをトライステート
のゲートを介して接続し、このトライステートを
遅延演算ユニツト１７により制御することで、
種々のアレー構造をとりうるようにしたアレーメ
モリーを第７図に示す。

第７図において、Riは、並列入力並列出力の
８ビツトのシフトレジスタを示し、夫々のアウト
プツトコントロール端子は、低レベルとされ、出
力が発生できる状態とされている。入力側データ
バス２１に対してシフトレジスタR₃₁，R₃₂，
R₃₃，R₃₄，R₃₅が並列に接続されている。このシ
フトレジスタR₃₁〜R₃₅の夫々に対するシフトパ
ルスT₁，T₂，T₃，T₄，T₅の供給を制御すること
で、所望のシフトレジスタにのみ入力データが取
り込まれると共に、このシフトレジスタの複数か
ら同期して入力データが出力される。また、シフ
トレジスタR₁〜R₂₇の夫々に対して共通にシフト
パルスT₆が供給される。

シフトレジスタR₃₁に対して５個のシフトレジ
スタR₁〜R₅が縦続接続され、シフトレジスタR₅
がトライステートG₁を介してシフトレジスタR₆
と接続される。このシフトレジスタR₆には、ト
ライステートG₂を介してシフトレジスタR₃₂が接
続される。また、シフトレジスタR₇及びR₈の間、
R₃₂及びR₈の間、R₉及びR₁₀の間、R₃₂及びR₁₀の
間にトライステートG₃，G₄，G₅，G₆が夫々挿入
される。同様に、シフトレジスタR₁₀及びR₁₁の
間、R₃₃及びR₁₁の間、R₁₄及びT₁₅の間、R₃₃及び
R₁₅の間、R₃₂及びR₁₅の間にトライステートG₇，
G₈，G₉，G₁₀，G₁₁が夫々挿入される。更に、同
様に、シフトレジスタR₁₅及びR₁₆の間、R₃₄及び
R₁₆の間、R₁₈及びR₁₉の間、R₃₃及びR₁₉の間、
R₂₀及びR₂₁の間、R₃₅及びR₂₁の間、R₂₁及びR₂₂
の間、R₃₄及びR₂₂の間にトライステートG₁₂，
G₁₃，G₁₄，G₁₅，G₁₆，G₁₇，G₁₈，G₁₉が夫々挿入
される。

シフトレジスタR₁〜R₂₇の夫々の出力は、トラ
イステート（図示せず）を介して積和プロセツサ
P₁〜Pnの対応する何れかに供給されている。シ
フトレジスタR₁〜R₂₇，R₃₁〜R₃₅の夫々に対する
シフトパルス及びアウトプツトコントロール信号
とトライシテートG₁〜G₁₉の夫々に対するコント
ロール信号とは、遅延演算ユニツト１７において
発生する。

この第７図に示すアレーメモリーは、第８図Ａ
〜第８図Ｅの夫々に示すアレー構造をとりうるも
のである。まず、シフトクロツクT₁をシフトレ
ジスタR₃₁に与えて入力データを取り込み、トラ
イステートG₁，G₃，G₅，G₇，G₉，G₁₂，G₁₄，
G₁₆，G₁₅に対するコントロール信号を低レベル
とし、これらをアクテイブ状態とし、これ以外の
トライステートをハイインピーダンス状態とする
ことにより、第８図Ａに示すように、シフトレジ
スタR₁からR₂₇までの全てが縦続接続されたアレ
ー構造が形成される。一例として１次元デイジタ
ルフイルタをシユミレーシヨンするときに、この
アレー構造が用いられる。

また、入力データをシフトレジスタR₃₁及び
R₃₂に順次取り込み、同期して夫々から入力デー
タを出力するようにし、トライステートG₁，G₃，
G₅，G₇，G₁₁，G₁₂，G₁₄，G₁₆，G₁₈をアクテイブ
状態とし、これ以外のトライステートをハイイン
ピーダンス状態とすることにより、第８図Ｂに示
すように、シフトレジスタR₁からR₁₄までの14個
のシフトレジスタからなる第１行と、シフトレジ
スタR₁₅からR₂₇までの13個のシフトレジスタか
らなる第２行とからなるアレー構造が形成され
る。

また、シフトレジスタR₃₁，R₃₂，R₃₃の夫々に
入力データを取り込み、トライステートG₁，G₃，
G₆，G₇，G₉，G₁₂，G₁₅，G₁₆，G₁₈をアクテイブ
状態とし、その他のトライステートをハイインピ
ーダンス状態とすることで、第８図Ｃに示すよう
に、（３×９）のアレー構造が実現される。

また、シフトレジスタR₃₁，R₃₂，R₃₃，R₃₄の
夫々に入力データを取り込み、トライステート
G₁，G₄，G₅，G₇，G₁₀，G₁₂，G₁₄，G₁₆，G₁₉、
をアクテイブ状態とし、その他のトライステート
をハイインピーダンス状態とすることにより、第
８図Ｄに示すように、第１行から第３行までが７
個のシフトレジスタで構成され、第４行が６個の
シフトレジスタで構成されるアレー構造が実現さ
れる。

更に、シフトレジスタR₃₁，R₃₂，R₃₃，R₃₄，
R₃₅の各々に入力データを取り込むようになし、
トライステートG₂，G₃，G₅，G₈，G₉，G₁₃，
G₁₄，G₁₇，G₁₈をアクテイブ状態とし、第８図Ｅ
に示すように、第１行から第４行までが５個のシ
フトレジスタで構成され、第５行が７個のシフト
レジスタで構成されるアレー構造が実現される。

上述の第８図Ｂ、同図Ｃ、同図Ｄ、同図Ｅの
夫々のアレー構造は、例えば２次元デイジタルフ
イルタのシユミレーシヨンを行なうときに適用さ
れる。つまり、この実施例によるビデオ画像処理
装置は、デイジタルフイルタ、画像変換などの特
殊効果装置、カラーエンコーダ、カラーデコー
ダ、高速フーリエ変換などの種々のシユミレーシ
ヨンを行なうことができる。

以上の説明から理解されるように、この発明
は、所定数の入力デイジタル信号を積和演算する
回路と、アドレスの計算を行なう回路とを分離し
た構成とされているので、処理時間がどちらかの
大きい方となり、これらの処理を高速で行なうこ
とができる。したがつて、デイジタルフイルタな
どのビデオデータ処理をリアルタイムでシユミレ
ーシヨンすることができるビデオ画像処理装置を
実現することができる。

【図面の簡単な説明】

第１図はこの発明を適用することができるデイ
ジタルフイルタのデータ処理の説明に用いるフロ
ーチヤート、第２図及び第３図はこの発明を適用
することができる２次元デイジタルフイルタ及び
カラーデコーダの構成を示すブロツク図、第４図
はこの発明の一実施例のブロツク図、第５図はこ
の発明をビデオ画像処理装置に適用した他の実施
例のブロツク図、第６図はこの発明の他の実施例
における相互結合ネツトワークの説明に用いる略
線図、第７図及び第８図はこの発明の他の実施例
におけるアレーメモリーの具体的構成の一例のブ
ロツク図及びその動作説明に用いる略線図であ
る。 ７……データメモリー、８……アドレスプロセ
ツサ、９，１１……コントローラ、１０……積和
プロセツサ、１２……Ｉ／Ｏコントロールユニツ
ト、１６……メモリーユニツト、１７……遅延演
算ユニツト、１８……アレーメモリー群、１９…
…積和演算ユニツト、２０……主コントロールユ
ニツト、２１……入力側データバス、２２……出
力側データバス。

Claims (1)

1. 【特許請求の範囲】 １ デイジタル信号を所定配列し、上記所定配列
   の各デイジタル信号に対して積和演算を行うこと
   により所定のデイジタル信号処理を行うようにし
   たデイジタル信号処理回路において、 デイジタル信号及び係数が記憶されるメモリユ
   ニツトと、 上記メモリユニツトに対するアドレスを発生す
   るアドレスプロセツサと、 上記メモリユニツトから出力されるデイジタル
   信号を所定の配列にするアレーメモリ群と、 上記アレーメモリ群に蓄えられたデイジタル信
   号の夫々に対して複数の積和演算プロセツサが設
   けられる積和演算ユニツトと、 設定されたデイジタル信号処理に応じて、上記
   アドレスプロセツサ及び上記積和演算ユニツトを
   制御するコントロールと を有するデイジタル信号処理回路。