JPS58217072A

JPS58217072A - 画像処理装置

Info

Publication number: JPS58217072A
Application number: JP10049682A
Authority: JP
Inventors: Atsushi Hasebe; 長谷部　淳
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1982-06-11
Filing date: 1982-06-11
Publication date: 1983-12-16
Anticipated expiration: 2009-08-22
Also published as: JPH0664606B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、ビデオ画像処理装置に適用されるディジタ
ル信号処理装置に関し、特に処理を高速に実行するよう
にしたものである。

ビデオ画像処理装置は、ディジタルフィルタ。

カラーエンコーダ、カラーデコーダ、座標変換などの特
殊効果装置、高速７−リエ変換等の処理を行なうための
ものである。ディジタルカラービデオ信号は１例えば≠
ｆｓｃ（ｆｓｃ：カラーサブキャリア周波数）をサンプ
リング周波数とするもので。

ＮＴＳＣ方式の場合であれば、７０ｎｓｅｃのサンプリ
ング周期となる。このサンプリング周期内でアドレスの
演算、積和演算を行なうことがリアルタイムの処理を実
現するうえで必要となる。

一般にディジタルデータの処理の高速化の手法として、
パイプライン方式、パラレル方式が知られている。前者
は高速コンピュータに用いられており、用いる素子速度
に略々比例し、高速化に限界がある。そこで、パラレル
方式が好ましい。しかし、パラレル方式の場合には、相
互結合ネットワークが複雑になる。つまり、メモリーと
複数のプロセッサが個々に、或いは多くのキュツシュメ
モリーを経由して結合される構成のために、結線数が多
くなり、ハードウェア規模の増大が生じる。

そこで。メモリーを複数のプロセッサの共通アドレス空
間として用いる。この場合には、プロセッサの複数が同
一データの読出し又は書込みを必要とした場合に、メモ
リー競合が生じる可能性がある。第１ＩＩに示すように
、入力側のメモリー１から読出したデータをプロセッサ
で例えば座標変換処理し、処理済のデータを出力側のメ
モリー２に書込む場合において、メモリー１及び２の夫
々のｌライ２分が／チップの構成とされているものとす
る。今、メモリー１のび本のラインの夫々から読出した
データをプロセッサ３Ａ、３Ｂ、３ｃｅ３Ｄにより処理
して、メモリー２の同一のラインに書込もうとしても、
同時に書込むことは不可能となる。

このようなメモリー競合は、各プロセッサが□ＦＩＦＯ
などのバッファを備えることで、ある程度防止すること
ができるが、バッファ及びメモリー間でのデータ転送が
非常な高速性を必要とする。

更に、何重ものメモリー競合が生じた場合には。

対処することができない。ビデオ画像処理装置の場合で
は、フレームメモリーのような大メモリーから同時に並
列処理に必要なデータを多量に読み出し、それを並列処
理し、再びフレームメモリーに書込む場合、フレームメ
モリーを構成しているチップの同一のものから、多くの
読出し、多くの書込みが同時に生じることがある。

この発明は、上述のメモリー競合を防止することができ
、ハードウェアの簡単な相互結合ネットワークを有する
ディジタル信号処理装置の実現を目的とするものである
。

以下、この発明をビデオ画像処理に適用した一実施例に
ついて図面を参照して説明する。

この一実施例の全体の構成を示す第２図において、４は
、Ｉ１０コントロールユニットヲ示シ。

ＩＴＶ５．ＶＴＲ５から入力したアナログビデオ信号を
７０ｎｓｅｔのサンプリング周期でｇビット量子化し、
メモリーユニット８に転送する。また。

処理後のデータがメモリーユニット８から工／。

コントロールユニット４のＤ／Ａコンパータニ送うれ、
再びアナログ信号とされ、ＶＴＲ（３及びモニター受像
機７に供給される。アナログ入出力信号は、複合信号又
はコンポーネント信号（ＹＵＶ。

ＹＩＱ、ＲＧＢ）の何れかである。

メモリーユニット８は、標準的には、数個のバンクから
構成され、入力データ、出力データ、テンポラリ−デー
タを貯えるためのものである０７個のバンクは、（７乙
、ｊＸ、２ｊ≦）Ｍ素から成り。

ビデオ信号の／フィールド分に相当する。このメモリー
ユニット８は、バンク単位で自由に拡張することができ
る。

また、１０は、ｎ個のアレーメモリーＭｌ　。

Ｍ２．・・・・・・Ｍｎ−１，Ｍｎからなるアレーメモ
リ一群を示す。メモリーユニット８とアレーメモリ一群
１０との間のデータ転送及びアレーメモリーＭ１〜Ｍｎ
の各々の内部のデータ転送を制御するために、所定のア
ドレスを計算し、コントロール信号を発生する遅延演算
ユニット９が設けられている。この遅延演算ユニット９
は、複雑な位置変換を可能とするために、高度な演算機
能も有している。

１１は、積和演算ユニットを示す。このユニット１１は
、アレーメモリーＭ１〜Ｍｎの各々と結合されたｎ個の
積和プロセッサＰ１〜ｐｎとこの積和プロセッサＰ１〜
Ｐｎの各々に対するコントロールユニットＣ１〜Ｃｎと
からなる。積和プロセッサＰ、〜Ｐｎの各々に対して専
用のコン）０−ルユニットＣ８〜Ｃｎを設けることによ
り、非集中制御を行なうことができる。この積和演算ユ
ニット１１の積和プロセッサＰ１〜Ｐｎの夫々からの出
力データがメモリーユニット８に書込まれる。

１２は、ビデオ画像処理装置の全体を管理するための主
コントロールユニットを示す。この主コントロールユニ
ット１２によって、遅延演算ユニット９及び積和演算ユ
ニット１１の積和プロセッサＰ１〜Ｐｎの初期設定が行
なわれ、また、これらに必要なマイクロプログラム、係
数テーブルが主コントロールユニット１２から供給され
る。

このマイクロプログラムは、ビデオ画像処理装置全体、
遅延演算ユニット９．積和演算ユニット１１の積和プロ
セッサＰ１〜Ｐｎを制御するのに分けられるが、全体的
には１次の１個のオペレーティング・モードを有してい
る。

（ａ）　外部モード：主コントロールユニット１２から
遅延演算ユニット９．積和演算ユニット１１のコントロ
ールユニットＣ１〜Ｃｎにマイクロプログラム、係数テ
ーブルを転送するモードである。

（ｂ）内部モート：主コントロールユニット１２．遅延
演算ユニツト９．積和演算ユニット１１のコントロール
ユニットＣ８〜Ｃｎが夫々の持つマイクロプログラムで
自分自身を制御するモードである。

（Ｃ）デバッグモード：各マイクロプログラムをデバッ
グするモードである。

（ｄ）インターラブドモード：内部モードから外部モー
ドに変えるように、すべてを主コントｐ−ル・ユニット
１２の制御のもとにおくモードである０第３図は、メモリーユニット８とアレーメモリ一群１０
及び積和プロセッサＰ１〜Ｐｎとの間の相互結合ネット
ワークを示すものである。

メモリーユニット８から必要なデータが原則として１画
素１回ずつ読出され、７０ｎｓｅｃごとに入力側データ
バス１３に入力される。この入力側データバス１３は、
アレーメモリ一群１０の各アレーメモ！Ｊ−Ｍｌ＃Ｍｎ
に対してパラレルに入力データを供給する。

アレーメモリーＭ１〜Ｍｎには、積和プロセッサＰ１〜
Ｐｎが必要とする入力データが取り込まれ、積和プロセ
ッサＰ１〜Ｐｎの各々は、この入力データを用いて所定
の演算処理を行なう。

積和プロセッサＰ１〜Ｐｎで処理されたデータは、７０
ｎｖｃ毎に夫々から順次出力側データバス１４に出力さ
れると共に、このパス１４からメモリーユニット８に書
込まれる。第３図において。

リング状に図示されたアレーメモリーＭ１〜Ｍｎ及び積
和プロセッサＰ、〜Ｐｎは、矢印で示す時計方向に回転
しているものと考えられる。この７回転に要する時間が
（７０Ｘｎ）ｎｓｅｃとなり、積和プロセッサＰ、〜Ｐ
ｎは、この１回転の時間内で処理を終了し、処理後のデ
ータを出力側データバス１４に出力する。

遅延演算ユニット９は、メモリーユニット８゜アレーメ
モリ一群１０．入力側データバス１３及び出力側データ
バス１４を制御して上述の動作を行なうようにしている
。

この第３図に示す相互結合ネットワークにより。

メモリーの競合が起こることを防止できる。

また、アレーメモリ一群１０の各アレーメモリーＭ１〜
Ｍｎの夫々は、そのアレー構造を自由に変えることがで
きるもので、処理目的に応じた最適のアレー構造をとり
うるものであり、処理の高速化、データ転送の効率化に
貢献している。

−例として、複数のレジスタをトライステートのゲート
を介して接続し、このトライステートを遅延演算ユニッ
ト９により制御することで９種々のアレー構造をとりう
るようにしたアレーメモリーを第１Ｉ図に示す。

第≠図において、Ｒｉは、並列入力並列出力のｉビット
のシフトレジスタを示し、夫々のアウトプットコントロ
ール端子は、低レベルとされ、出力が発生できる状態と
されている。入力側データバス１３に対してシフトレジ
スタＲｓ１＊　Ｒｓｚ　ｅｌＲｓｓ　、　Ｒ，、、Ｒ，
、が並列に接続されている。このシフトレジスタＲ１，
〜Ｒ３，の夫々に対するシフトパルス’ｒ、ｔ　’ｒ、
ｔ　’ｒ、＊　Ｔ、＃　ＴＳの供給を制御することで、
所望のシフトレジスタにのみ入力データが取り込まれる
と共に、このシフトレジスタの複数から同期して入力デ
ータが出力される。また、シフトレジスタＲ，〜Ｒ２，
の夫々に対して共通にシフトパルスＴ、が供給される。

シフトレジスタＲｓｔに対して５個のシフトレジスタＲ
ＩＡ−Ｒ３が縦続接続され、シフトレジスタＲ５がトラ
イステートＧ、を介してシフトレジスタＲ６と接続され
る。このシフトレジスタＲ６には、トライステートＧ、
を介してシフトレジスタＲｓｔが接続される。また、シ
フトレジスタＲ７及びＲ６の間ｗ　Ｒ１！及びＲ６の間
、Ｒｏ及びＲ１゜の間、Ｒ８，及びＲＩＯの間にトライ
ステート０３ａＧ４　＊　Ｇ！Ｉ　＃　Ｇ６が夫々挿入
される。同様に、シフトレジスタＲ１゜及びＲ１、の間
、Ｒ１３及びＲ１□の間、Ｒ８，及びＲ１，の間ｆ　Ｆ
ｔｓｓ及びＲＩ５の間。

Ｒｓｔ及びＲＩＭの間にトライステートＧ？　ｔ　Ｇ１
１　ｓＧ９　＊　ＧＩＧ　ｅ　Ｇｌｇが夫々挿入される
。更に、同様に、シフトレジスタＲＩｓ及びＲ１６の間
、Ｒ３４及びＲ１６の間ｐＲ１８及びＲ８，の間＃Ｒ３
３及びＲ１，の間＃Ｒ２＠及びＲ２１の間ｔＲ１！１及
びＲ２１の間、Ｒ２，及びＲ２２の間、Ｒ１，及びＲ２
２の間にトライステート”１２　ｒ　Ｇｌａ　＋　ＧＳ
４　Ｈ０１５＋ＧＩａ　ｒ　Ｇ１？　＋　Ｇｌａ　ｍ　
ＧＩｌｌが夫々挿入される。

シフトレジスタＲ８〜Ｒｔｔの夫々の出力は。

トライステート（図示せず）を介して積和プロセッサＰ
１〜Ｐｎの対応する何れかに供給されている。シフトレ
ジスタＲ，ＮＲ２，、Ｒ，１〜Ｒ３Ｓの夫々に対するシ
フトパルス及びアウトプットコントロール信号とトライ
ステート０１〜Ｇ１ｇ＋の夫々に対するコントロール信
号とは、遅延演算ユニット９において発生する。

この第１１図に示すアレーメモリーは、第ｊ図Ａ〜第５
図Ｅの夫々に示すアレー構造をとりうるものである。ま
ず、シフトクロックＴ１をシフトレジスタＦｔａｔに与
えて入力データを取り込み、トライステートＧ１　ａ　
Ｇ３　＊　ＧＳ　ｅ　Ｇ？　ｅ　Ｇ９　＠Ｇ□１Ｇ１４
．Ｇ１．ＧＩ８に対するコントロール信号を低レベルと
し、これらをアクティブ状態とし、これ以外のトライス
テートをハイインピーダンス状態とすることにより、第
ｊ図Ａに示すように、シフトレジスタＲ８からＲ７７ま
での全てが縦続接続されたアレー構造が形成される。−
例として／次元ディジタルフィルタをシュミレーション
するときに、このアレー構造が用いられる。

また、入力データをシフトレジスタＲ□及び’Ｒｓｚに
順次取り込み、同期して夫々から入力データを出力する
ようにし、トライステートＧ、。

ＧＳｖ　　　Ｇ　１１ｉ　　　Ｇ　？＊　　　Ｇ１１ｓ
ＧＩ２ｅＧＩ４＋　　　ＧｌａｔＧ１．をアクティブ状
態とし、これ以外のトライステートをハイインピーダン
ス状態とすることにより、第ｊ図Ｂに示すように、シフ
トレジスタＲ１からＲ１４までの／ｌ／、個のシフトレ
ジスタからなる第１行と、シフトレジスタ１Ｒｔｓから
Ｒ２７までの７３個のシフトレジスタからなる第２行と
を含むアレー構造が形成される。

また、シフトレジスタＲｓ、　ｅ　Ｒａｔ　ｐ　Ｒ３Ｓ
の夫々に入力データを取り込み、トライステートＧ１ａ
　ＧＳｖ　ＧＳｖ　Ｇｔ＊Ｇ＊ｍ”１ｔｅ　Ｇ１５ｔ”
ＩＳ　ｓ　（）ｔａをアクティブ状態とし、その他のト
ライステートをハイインピーダンス状態とすることで、
第ｊ図Ｃに示すように、（ＪＸｑ）のアレー構造が実現
される。

また、シフトレジスタ”’１１　＋　Ｒｓｔ　ｌ　Ｉ（
ｓｓ　ｅＲ３４の夫々に入力データを取込み、トライス
テー　ト　Ｇ　１　　　ｅ　　　Ｇ　４　　　＃　　　
Ｇ　５　　　ｇ　　　ｏ　　７　　ρ　　Ｇ１０　　　
　ｍ　　　Ｇ１２　　　ｅＧ１４　＃　Ｇ１６　ｅ　Ｇ
ｔｏ　ｌ　をアクティブ状態とし。

その他のトライステートをハイインピーダンス状態とす
ることにより、第５図りに示すように、第１行から第３
行までが７個のシフトレジスタで構成され、第を行が６
個のシフトレジスタで構成されるアレー構造が実現され
る。

更に、シフトレジスタＲｓｘ　ｓ　Ｒ３２ｖ　Ｒｓｓ　
ｅ：Ｒ３４，Ｒ，、の各々に入力データを取り込むよう
になし、トライステー）　Ｇ、　ｔ　Ｇ’Ｓ　ｅ　Ｇ５
　ｅ　Ｇ８　ａＧ＋１　ｅ　０１３　ｅ　ＧＳ４　＃　
Ｇ１？　＋　ＧＩｌｌをアクティブ状態とし、第ｊ図Ｅ
に示すように、第１行から第１行までが５個のシフトレ
ジスタで構成され、第５行が７個のシフトレジスタで構
成されるアレー構造が実現される〇上述の第ｊ図Ｂ、同図Ｃ２同図り、同図Ｅの夫々のアレ
ー構造は１例えば２次元ディジタルフィルタのシュミレ
ーションを行なうときに適用される。つまり、この実施
例によるビデオ画像処理装置は、ディジタルフィルタ、
画像変換などの特殊効果装置、カラーエンコーダ、カラ
ーデコーダ。

高速フーリエ変換などの種々のシュミレーションを行な
うことができる◇ 上述の一実施例の説明から理解されるように。

この発明に依れば２例えば７０ｎｙｘで読出し、書込み
が可能なメモリーと複数個のプロセッサとこの複数個の
プロセッサの各々と対応するメモリーとを設けることに
より、メモリーの競合を防止することができる。

【図面の簡単な説明】

第１図は、メモリー競合の一例の説明に用いる路線図、
第２図はこの発明の一実施例の全体の構成を示すブロッ
ク図、第３図はこの発明の一実施例における相互結合ネ
ットワークの説明に用いる路線図、第を図及び第５図は
この発明の一実施例におけるアレーメモリーの具体的構
成の一例のプロック図及びその動作説明に用いる路線図
である。４・傅・・・・工１０コントロールユニット、８・・・
・・・メモリーユニット、９・・・・・・ａ延演ｓユニ
ット。１０・・・・・・アレーメモリ一群、１１・・・・・・
積和演算ユニット、１２・・・・・・主コントロールユ
ニット。１３・・・・・・入力側データバス＃１４・・・・・・
出力側データバス。代理人　　杉　浦　正　知３９１− 特開昭５８−２１７０７２（８）

Claims

【特許請求の範囲】

メモリーから読出された入力データがパラレルに供給さ
れる複数個のメモリーと、この複数個のメモリーと対応
して設けられた複数個のプロセッサと、この複数個のプ
ロセッサから順次取り出された出力を貯えるメモリーと
を備えたディジタル信号処理装置。