JPS62174882A

JPS62174882A - グラフイツクスビデオｒａｍ制御回路

Info

Publication number: JPS62174882A
Application number: JP60294250A
Authority: JP
Inventors: Moriharu Seki; 守治関
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-12-25
Filing date: 1985-12-25
Publication date: 1987-07-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はグラフィックスビデオ几ＡＭ（７）制御回路に
関するものである。

（従来技術）この種の従来回路の一例を第１図に示す。１はＣＰＵ、
２はバンク切換回路、３はグラフィックスビデオ（以下
Ｇｖと略す）ＲＡＭＯ１４Ｕ　ＧＶＩＩ、ＡＭ　１．５
はＧＶ几ＡＭ２．６はセレクト信号線、７はアドレスバ
ス、８はデータバスである。また、この回路のメモリマ
ツプを第２図に示す。１００はメインメモリエリア、１
１０はＧＶＲＡＭＯエリア、１２０はＧＶ几ＡＭ１ｚリ
ア、１３０１’ｔ、　Ｇ　Ｖ　ＲＡＭ　２エリアである
。ＧＶＲＡＭｏ　、１　、及び２は第２図でわかるよう
にＣＰＵの同一アドレスに割シ当てられており、おのお
の、グラフィックス画面の１ドツトに対し２値のデータ
を与え、プレーンと呼ばれる。実際のディスプレイへの
表示方式としては、各プレーンに別々の１ｉｈｉ像デー
タを書き込みそれらを重ね合わせる方式、同一の画像に
対し複数のプレーンを用いて多色あるいは多階調の表示
を行う方式、画面の解像度を上げるために複数のプレー
ンを平面的に接続して１画面とする方式等がある。第３
図は前記２番目の方式の具体例で、プｖ−ｙＯ（ＧＶＲ
ＡＭＯ）Ｋ赤、プｖ　−ｙ　１　（ＧＶＲＡＭ２　）に
青のデータが与えられ、各データの組み合せで８色の表
示を行うものである。同じく第４図は前記３番目の方式
の具体例で、プレーンＯとプレーン１を用いて、縦の解
像度を２倍にしたものである。

以上述べたように、複数のプレーンを持つグラフィック
ス回路において棟々の表示方式があるが、各ＧＶ几ＡＭ
がＣＰＵの同一アドレスにあるため、実際にＣＰＵがグ
ラフィ、クスデータをリード／ライトする場合、１つの
ＧＶＲＡＭを選択しなければならない。この操作がバン
ク（この場合はＧＶＲＡＭ）切換で、これを行う回路が
バンク切換回路である。よって前記２番目の表示方式に
おいて画像を移動させるような場合、バンク切換を行い
ながらＧＶＲＡＭｌつ１つに対してデータ転送をしなけ
ればならず、ＣＰＵの処理速度が遅いという欠点があっ
た。また、前記３番目の表示方式における画像の移動に
おいても、その移動があるプレーンから別のプレーンに
移るような場合には、バンク切換を行ってデータ転送を
することになり、ＣＰＵの処理に時間がかかるという欠
点があった。

さらに、プログラムによるデータ転送でなく、ＤＭＡの
ようなハードウェアによるデータ転送を行おうとすると
、回路が複雑になりコストが高くなるという欠点があっ
た。

（発明の目的）本発明はこれらの欠点を除去することを目的とし、回路
構成が簡単でかつコストが安いラッチ回路及びマルチプ
レクサ回路を有することを特徴とする。以下画面につい
て詳細に説明する。

（発明の構成）第５図は本発明の実施例であって、ＣＰＵの同一アドレ
ス空間に３つのグラフィックスプレーンを持つ場合であ
る。１はＣＰＵ、３はＧＶＲＡＭＯ（プＶ−７０）、４
はＧＶＲＡＭｌ　（７’ｖ−ｙｌ　）、５はＧＶ）ｌＡ
Ｍ２　（プレーン２）、７はアドレスバス、９は制御回
路、１０はバスバッファ０１１１はバスバッファ１．１
２はバスバッファ２．１３はラッチ０１１４はラッチ１
．１５はラッチ２．１６はマルチプレクサ０．１７はマ
ルチプレクサ１．１８はグラフィックデータバス０．１
９はグラフィ、クデータバス１．２０はグラフィックデ
ータバス２．２１はバスバッフ　子制御ｉ、　　２２は
ラッチ制御線、２３はマルチプレクサ制御線である。

最初に、第３図に示した表示方式を行ったときの画像の
移動について説明する。

先づ、マルチプレクサ制御線２３により、ラッチ０１１
３及びラッテ１．１４の出力データがそれぞれバスバッ
ファ０．１０及びバスバッファ１．１１に出力されるよ
うに、マルチプレクサ０．１６、及びマルチプレクサ１
．１７を切換える。その後ＣＰＵがＧＶＲＡＭ　　の任
意のアドレス／ｆ：読み出すと、制御回路、９から出力
されるバスバッファ制御線、２１及びラッチ制御、際、
２２により、各プレーンにおいて各ラッチにデータがラ
ッチされ、次のＣＰＵの書き込み動作でラッチされてい
たデータが各ＧＶＲＡＭの任意のアドレスに書き込まれ
る。したがって、各プレーン内での３プレ一ン同時デー
タ転送が、ＣＰＵの１回のメモＩＪ　リード／ライト動
作で可能となる。

次に第４図に示した表示方式を行ったときの画像の移動
（２つのプレーン間）においては、ラッチ０１１３の出
力データがプレーン１．４の書き込みデータに、あるい
は、ラッチ１．１４の出力データがプレーン０，３の書
き込みデータになるようにマルチプレクサを切換えるこ
とにより、バンク切換をせずに前述と同様の動作、っま
りＣＰＵの１回のメモＩＪ　ＩＪ−ド／ライト動作で各
プレーン間のデータ転送が可能となる。

（発明の効果）以上説明したように、前者においては、ＣＰＵの１回の
メモＩＪ　ＩＪ−ド／ライト動作で複数のプレーｙのデ
ータを同時に、同一プレーン内において転送することが
できるので、各プレーンを組み合せて多色あるいは多階
調の画面を構成するような場合。画像を高速に移動する
ことが可能となる利点がある。また後者では、バンク切
換の処理を行わないで、ＣＰＵの１回のメモリリード／
ライト動作でプレーン間のデータ転送ができるので、複
数のプレーンを平面的につなげて１画面を構成するよう
な場合、画像の移動が２つのプレーンにまたがっても高
速に処理できるという利点がある。

【図面の簡単な説明】

第１図は従来のＧＶＲＡＭ回路の一例のブロック図で、
第２図はそのメモリマツプ、第３図は３つのプレーンを
用いて８色表示を行う方式の概念図、第４図は２つのプ
レーンを用いて縦の解像度を２倍にする表示方式の概念
図、第５図は本発明の一実施例のプロ、り図である。第１図において、１・・・・・・ＣＰＵ、２・・・・・・バンク切換回路
、３・・・・・・ＧＶ凡ＡＭＯ（プレーン０）、４・・
・・・・ＧＶＲＡＭｘ（プレーン１）、５・・・・・・
ＧＶＲＡＭ２（プレーン２）、６・・・・・・セレクト
信号線、７・・・・・・アドレスバス、８・・・・・・
データバス、第２図において、１００・・・・・・メインメモリエリア、１１０・−・
・・・ＧＶＲＡＭＯエリア、１２０・・・・・・ＧＶＲ
ＡＭＩエリア、１３０−−・−ＧＶＲＡＭ　２　工ＩＪ
　７、第５図において、１・・・・・・ＣＰＵ、３・・・・・・ＧＶＩ（ＡＭＯ
（ブレーンＯ）、４・・・・・・ＧＶＲ，ＡＭＩ　（プ
レーン１）、５・・・・・・ＧＶＲＡＭ２（７”レーン
２）、７・・・・・・アドレスバス、９・・・・・・制
御回路、１０・・・・・・バスバッファ０．１１・・・
・・−バスバッフ７１．１２・・・・・・バスバッファ
２．１３・・・・・・う、チ０１１４・・・・・・ラッ
チ１．１５・・・・・・ラッチ２．１６・・・・・・マ
ルチプレクサＯ１１７・・・・・・マルチプレクサ１．
１８・・・・・・グラフィックデータバス０１１９・・
・・・・グラフィ、クデータバス１．２０・・・・・・
グラフィックデータバス２．２１・・・・・・バスバッ
ファ制御線、２２・・・・・・ラッチ制御線、２３・・
−・・・マルチプレクサ制御線。代理人　弁理士　　内　原　　’　”」”’、”ξ］）
因、　　　゛ｊ。第１図第２図１３図第４区

Claims

【特許請求の範囲】

ＣＰＵの同一アドレス空間に展開された複数のプレーン
を持つグラフィックスビデオＲＡＭ回路において、前記
ＲＡＭからのデータ読み出し部に前記ＲＡＭのプレーン
数に対応するバスバッファ及びラッチ回路と、複数のマ
ルチプレクサ回路と、１つの制御回路を有し、前記ＲＡ
Ｍから読み出されたデータを前記ラッチ回路によりラッ
チし、かつ前記データを前記制御回路により指定された
前記ＲＡＭに対し、前記マルチプレクサを通じて書き込
むことを特徴とするグラフィックスビデオＲＡＭ制御回
路。