JPH0375881A - 画像データ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用性！ｌ’ｆ　） 本発明は、グラフィック・プロセッサを用いた画像デー
タ処理システムに関する。

（従来の技術） 市販のグラフィック・プロセッサのいくつかのものは、
プレーン・アーキテクチャと呼ばれる両像メモリ構成、
即ち、画像メモリか、１画素を構成するビット数分の複
数枚の画像プレーンから千１“４或される画像メモリ構
成をとっているｄ第３図は、プレーン・アーキテクチャ
ｔＭ　４をとる従来のシステムの一例を示すブロック図
である。

グラフィック・プロセッサ１は、ポストプロセッザ・デ
ータ・バス１５によってホスト・プロセッサ２と画像デ
ータ・ボート４に接続され、４．つグラフィック・プロ
セッサ・データ・バス１２によってフレーム・メモリ３
に接続されている。このフレーム・メモリ３は、画像プ
レーン９，９によって構成されている。

このような、プレーン・アーキテクチャ（Ｉ１１造のメ
モリ構成の１画素は、各画像ブレーン上の同しアトＩノ
スのワード・データ内の同一ビットのビット・データか
ら構成される。よって、］画素のデータにアクセスする
ためには、全両像プレーンのそれぞれに対応するワード
・データにアクセスしなければならない。このため、ブ
レーン・アーキテクチャをとるグラフィックナプロセッ
→ノ゛では、運営速度を落とさないようにするために、
各画像プレーンに同時にアクセスを行う。このため、禎
３図に示すように、ホスト側のデータ・バス１５の幅Ｘ
よりメモリ側のデータ・ハス３の幅ｙの方が大きくなっ
ている。これにより、複数の画像プレーンに対して同時
に処理を行うことにより処理の高速化を計るとともに、
汎用のマイクロ・プロセッサのデータ・ハス］５へ直接
接続することにより周辺回路の低減を図っている。

このようなグラフィック・プロセッサでは、直線や目皿
の表示等の座標直刃をグラフィック・ブロセッ→ノ゛に
指示するような命令や、複数の両１７！ブレーンに対し
て同し画像データを転送する命令へとでは、ホスト・プ
ロセッサ２からグラフィック・プロセッサ１に転送され
るデータ量か少ないので、ホスト側のバス１５のデータ
幅が小さくても問題とはならない。

しかし、このようなグラフィック・プロセッサ］を用い
たシステムにおいて、動画像の表示をするときのように
、画像データをフレーム・メモリ３に高速に転送する必
要がある場合は、フレーム・メモリ３側には広いビット
軸のデータ・ハス］２があるにもかかわらず、ホスト・
プロセッサ２側からフレーム・メモリ３には、ホスト・
プロセッサ２側のバス１５のハス幅たけの両像データし
か転送てきす、効早か悪い。両１象データ・ボト４から
高速にデータを読み込み、グラフィック・プロセッサ１
にこのデータを送ろうとすると、システム全体のクロッ
ク周波数を上げなければならず、より高速のプロセッサ
や火袋技術などが必要となり、非常に高価なものとなる
。したがって、大きな画像をリアル・タイムに表示する
装置は凸側になり、パーソナル・コンピュータなどの低
価格なシステムで利用することは実際に不■ｆ能であっ
た。

（発明が解決しようとする課ｙｉ１） 」二記のように、従来の装置においては、ホスト・プロ
セッサ側からフレーム・メモリ側へのブタ転送能力が低
いため、動ぎの速い動用などの表示か実際上不可能であ
った。

本発明は、このような従来技術の欠点を除失しようとす
るもので、高速に多量の画像データを転送できるように
した、画像データ処理システムにおける画像データ転送
装置を提供することを目的とするものである。

〔発明の構成〕

（課題を解決するための手段） 本発明の第１−の画像データ処理システムは、ホスト・
プロセッサによつ゛Ｃグラフィック・プロセッサを制御
して、外部から両像データ・ボートに入力される画像デ
ータを、前記グラフィック・プロセッサを介してフレー
ム・メモリに格納する主データ路を有する画像データ処
理システムにおいて、前記画像データを前記画像データ
・ボートから前記フレーム・メモリに直接転送する／＜
イノ；ス・データ路と、前記主データ路と前記ノ・イノ
くスデタ路とを切り換える切換手段と、をｆｌｉｉｌえ
るものとして構成される。

本発明の第２の画像データ処理システムは、上記第］−
の画像データ処理システムにおいて、前記グラフィック
・プロセッサは、前記ノくイノくス・ブタ路の選択時に
は、前記ホスト・プロセッサからブロック書き込み命令
の印加により、アトルス信号及びメモリ制御信号を出力
するものとして４７．７成される。

（作　用） 切換手段によって、主データ路とノ１イパスデタ路とが
明り換えられる。主データ路に切り換えられたときには
、画像データ・ボートに入力された両像データはグラフ
ィック・プロセッサを介してフレーム・メモリに格納さ
れる。ノ＼イパス・ブタ路に切り換えられたときには、
グラフィック・プロセッサを通ることなく、画像データ
は、画像データ・ボートから直接フレーム・メモリに（
各納される。

より詳しくは、バイパス・データ路による画（象データ
の直接転送は、ポスト・プロセッサからブロック書き込
み命令かグラフィック・プロセッサに加えられたときに
、グラフィック・プロセッサか発土するアドレス信号及
びメモリ制御信号によって行われる。

（実施例） 以下、本発明の実施例を、グラフィック・プロセッサと
して米国ＡＭＤ社のＡｒｎ９５Ｃ６０を用いた場合を例
にとって説明する。Ａｍ９５Ｃ６［１は、ホスト側に１
６ビツトのデータ・バス、メモリ側に６４ビットのデー
タ・ハスを持つ。このため、通常、６４ビットの画像デ
ータの転送を行う場合には、データを１６ビツ］・ずつ
４回に分けてアクセスする必要かある。

第１図は、本発明の画像データ転送装置の一丈施例を示
すブロック図である。この図で、ホスト・プロセッサ２
はＭＣ６８０００とする。ホスト・プロセッサ２は、グ
ラフィック・プロセッサ］に、その１６ビツトのデータ
・ハス］５て直接接続され、その制御を行う。グラフィ
ック・プロセッサ１は、双方向３ステー１・・バッファ
６を介してフレーム・メモリ３のデータ・ハス］３に接
続され、直線・円弧の描画や閉領域の塗りつふし二５各
種グラフィック・オペレーションを行う。画像データの
バイパス手段として、６４ＸＩＫビツトのＦＩＦＯメモ
リ５を備える。画像データ・ボ１−４は、６４ビットの
データ・バス幅を持つバス１７によって、外部からの画
像データを、グラフィック・プロセッサ１と非同期に、
ＦＩＦＯメモす５へ転送する。このＦＩＦＯメモリ５の
もう方のデータ・バス１］は、双方向３ステー１・・ノ
＜ッファ７を介して、フレーム・メモリ３のデータ・バ
ス１３に接続される。双方向３ステー１・・バッファ６
及び７は実際の使用状態においてはどちらか一方のみが
イネーブルとされる。これにより、グラフィック・プロ
セッサ１のデータ・ハス］２とＦＩＦＯメモリ５のデー
タ・バス］１のいずれか一方がフレーム・メモリ３のデ
ータ・バス］３に接続される。つまり、画像データ・ボ
ート４からグラフィック・プロセッサ１を通る主データ
路（両像データ・ポート４−データ・ハス１７゜１８．
１５→グラフイツク・プロセッザ］→デタ・ハス１２→
双方向３ステートバツフア６→デタ・ハス１３−フレー
ム・メモリ３）に対し、ＦＩＦ○メモリ５を通るバイパ
スデータ路（画像データ・ポート４−データ・バス］７
−ＦＩＦ○メモリ５→データ・バス１１→双方向うステ
ートバッファ７→データ・バス１３→フレム・メモリ３
）がバイパス路を形成することになる。

上記２つの双方向３ステートバッファ６７の制御は、ポ
スト・プロセッサ２からの信号かブタアクセスモード信
号線コ４を介してそれらのバッファ６．７のＯＥ端子に
加えられることによりなされる。また、グラフィック・
プロセッサ］は、メモリ制御バス１６によって、フレー
ムメモリ３に接続され、且つ同期制御回路８を介してＦ
ＩＦＯメモリ５に接続されている。

以下、第１図の回路の動作について説明する。

画像データ・ポート４からグラフィック・プロセッサ１
を通さず、バイパス路によって、直接、フレーム・メモ
リとの間でデータ転送をｉ−Ｊうアクセス・モードをダ
イレフｉ・・モート、その他のアクセスモード、即ち、
主データ路によって直線・円弧の描画などを行う場合の
り゛ラフイック・プロセッサ１による通常のデータ・ア
クセスをするモードをノーマル・モード、と呼ぶことと
する。これらのデータ・アクセス・モートは、先に述へ
たように、ホスト・プロセッサ２からデータ・アクセス
・モード信号線１４に用力される信号によって切り換え
られる。

まず、ダイレクト・モードでの回路の動作を、画像デー
タを画像データ・ポート４からフレーム・メモリ３へ転
送する場合を例にとって説明する。

最初に、ホスト・プロセッサ２の指示によ１９、画像デ
ータ・ポート４からＦＩＦＯメモリ５へ画像データの転
送が開始する。この転送はグラフィック・プロセッサ１
とは非同期に行われる。次に、ホスト・プロセッサ２は
、十分な画像データかＦＩＦＯメモリに転送されたこと
を、人力ボートからの転送終了フラグもしくはＦＩＦＯ
メそりに１ノリ蔵されたＦＩＦＯメモリの容量の半分か
満たされたことを示すＨＦ　（Ｈａｌｆ　Ｆｕｌｌ　）
フラグにより検出し、ブロック書き込み命令であるＦＩ
ＬＬ命令をグラフィック・プロセッサ１に送る。このＦ
ＩＬＬ命令によりグラフィック・プロセッサ］は、１番
地ずつ増加するアドレス信号や書き込み信号等のメモリ
制御信号をメモリ制御バス１６に対して発生する。同期
制御回路８は、このメモリ制御信号に同期させてＦＩＦ
Ｏメモリ５から画像データを読み出す。そして、この読
み出した山１象データを、ダイレクト・モード１１Ｓに
イネーブルとなる双方向３ステー１・・バッファ７を通
して、フレーム・メモリ３のデータ・ハス１３に送るこ
とにより、ＦＩＦＯメモリ５に格納された両１象データ
をフレーム・メモリ３に６４ビット同ｎ、１ｉに書き込
む。以上のようにして、グラフィック・プロセッサ］を
バイパスして、画１象データ・ポート４からフレーム・
メモリ３へのデータ転送が行われる。

このときグラフィック・プロセッサ１の画像ブタの出力
は、双方向うステー１・・バッファ６かディスイネーブ
ルとなっているため、データ・ハス１３には出力されな
い。

次に、上述のダイレクト・モートでのホスＩ・・プロセ
ッサ２の処理の流れを説明する。この処理は第２図のフ
ロー・チャー１・に小される。ホスト・プロセッサ２は
、ｌｊ！！１１象データ・ポート４から、ブロック書き
込みの開始座標（鋤形舶載の左」−の点の座標）、およ
び水平方向、垂直ノｊ向それぞれ］　１ の大きさを読み込む（Ｓｌ）。次に、画像データ・ポー
１−４からＦＩＦＯメモリ５へのデータ転送の開始を指
示する（Ｓ２）。次に、ホスト・プロセッサ２は、ＦＩ
ＬＬ命令のための前処理、ナなイつちブロック書き込み
を行う領域の開始位置、全転送データ・サイズ等の＝１
算を行う（Ｓ３）。次にホスト・プロセッサ２は、画像
データ・ポート４においてＦＩＦＯメモリ５へのデータ
転送の終了を示す転送終了フラグが立った時点で、もし
くはＦＩＦＯメモリに内蔵されるＨＦフラグか立−ノた
０点で、グラフィック・プロセッサ］にＦＩＬＬ命令の
実行を指示する（Ｓ４、Ｓ５、Ｓ６）。

これにより、ＦＩＦＯメモリ５に格納された画１象デー
タがフレーム・メモリ３へ転送される。全データの書ぎ
込みが終ｒしていない場合は、」二記と間様にして繰り
返してＦＩＬＬ命令を実行する（Ｓ８）。またＳ５にお
いては、ＨＦフラグを検出した後にＦＩＬＬ命令の実行
を指示している。

このため、両像データかＦＩＦＯメモリへその容量の１
７２以上格納される前に読み出されるのを防　２ ぐことかできる。

次に、ノーマル・モードでの回路の動作を説明する。

グラフィック・プロセッサ１は、ポスト側のブタ・バス
１５を通してホスト・プロセッサ２から命令を受は取る
。この命令によって、メモリ制御信号バス１６を通して
アドレス信号や書き込み信号等のメモリ制御信号をフレ
ーム・メモリ′３へ送る。一方、グラフィック・プロセ
ッサ］は、画像データのやり取りを、ノーマル・モート
においてイネーブルとなる双方向３ステー１・・バッフ
ァ６を介してフレーム・メモリ３と行う。これにより、
前述のメモリ制御信号により、フレーム・メモリ３の読
み書きが行イ）れる。なお、前述のように、ダイレクト
・モード時には、この双方向３ステート・バッファ６は
ディスイネーブルとされ、グラフィック・プロセッサ１
のデータ・ハス１２とフレーム・メモリ３のデータ・バ
ス１３とを切り離す。

アドレス信号やメモリ書き込み信号なとのメモリ制御信
号については、グラフィック・プロセッサ１か持つ機能
を用いることかでき、それによりこのメモリ制御信号を
発坐させるための大現摸な回路等を別途付加する必要は
ない。よって、＋１１＋ｉ　Ｉ＆：データのバイパス手
段として、双方向３ステー１・・バッファ６．７．１，
４１期ｒｌｌｌ制御回路８、データ・アクセス・モード
信号線１４等の小規模な回路を（＝１加することにより
、グラフィック・プロセッサ］をバイパスして、画像デ
ータ・ボート４からフレーム・メモリ３へ高速にデータ
転送することか可能となる。さらに、タイレフト・モー
ドとしても、通常のグラフィック・プロセッサの機能の
大行には全く影響をＪ′ｉえることかない。

〔発明の効果〕

以上詳述したように、本発明によれば、画像ブタ・ボー
トへの画像データを、グラフィック・プロセッサをバイ
パスして、直接フレーム・メモリに転送可能としたので
、尚速なデータ転送かｎＪ能となり、動きの速い動画像
の表示等が可能である。

【図面の簡単な説明】

第１図は本発明の一実施例を示ず構成図、第２図は本発
明の実施例におけるダイレフ１〜・モードにおける処理
の流れを示すフロー・チャー１・、第３図は従来例を示
す構成図である。 １・・・グラフィック・プロセッサＣＡｒｎ９”＞Ｃ６
０）、２・・・ホスト・プロセッサ（ＭＣ６８０００）
、３・・・フレーム・メモリ、４・・・両像データ・ボ
ート、５・・ＦＩＦＯメモリ、６．７双方向３ステート
・バッファ、８　同期制御回路、９・・・画像プレーン
、１１・・・ＦＩＦＯメモリ・ブタ・バス、１２・・・
グラフィック・プロセッサ・データ・ハス、１３・・・
フレーム・メモリ・データ・バス、］４・・・データ・
アクセス・モード（言号腺、１５・・・ホスト・プロセ
ッサ・データ・ハス、１６・メモリ制御信号バス、１７
．１８・・データ・ハス。

Claims (1)

1. 【特許請求の範囲】 １、ホスト、プロセッサによってグラフィック・プロセ
   ッサを制御して、外部から画像データ・ポートに入力さ
   れる画像データを、前記グラフィック、プロセッサを介
   してフレーム・メモリに格納する主データ路を有する画
   像データ処理システムにおいて、 前記画像データを前記画像データ・ポートから前記フレ
   ーム・メモリに直接転送するバイパス・データ路と、 前記主データ路と前記バイパスデータ路とを切り換える
   切換手段と、 を備えることを特徴とする画像データ処理システム。 ２、前記グラフィック・プロセッサは、前記バイパス・
   データ路の選択時には、前記ホスト・プロセッサからブ
   ロック書き込み命令の印加により、アドレス信号及びメ
   モリ制御信号を出力するものであることを特徴とする請
   求項１記載の画像データ処理システム。