JP2953169B2 - データ処理装置 - Google Patents
データ処理装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、同一種類のプロセッ
サを線型に複数個結合させ、各プロセッサが共通のクロ
ックに同期して前段から転送されて来たデータに対して
所期の演算処理を施し、次段のプロセッサへ転送する並
列処理プロセッサのローカルメモリを並列処理プロセッ
サとは独立に他のプロセッサがアクセスできるマルチポ
ート・アクセス・バスを有する並列処理装置の多重利用
可能なメモリ装置の構成に関するものである。
サを線型に複数個結合させ、各プロセッサが共通のクロ
ックに同期して前段から転送されて来たデータに対して
所期の演算処理を施し、次段のプロセッサへ転送する並
列処理プロセッサのローカルメモリを並列処理プロセッ
サとは独立に他のプロセッサがアクセスできるマルチポ
ート・アクセス・バスを有する並列処理装置の多重利用
可能なメモリ装置の構成に関するものである。
【０００２】
【従来の技術】本願発明の先行技術としては、特開昭63
-86043号公報、或は電子情報通信学会研究報告(1988年5
月27日)DE88-2 ある。図５、図６は先行技術のソート処
理装置の２ポートの構成を示すブロック図であり、図５
はデータ系ブロック図、図６はアドレス系ブロック図を
表している。図５、図６において、１はソート処理プロ
セッサＰ、２はローカル・メモリＭ、３はソート処理プ
ロセッサＰとは非同期に２をアクセスする他のプロセッ
サＱ、４はｉ段目のソートプロセッサＰi がそのローカ
ル・メモリＭi にたいしてデータをリード／ライトする
際に通過するデータバス・トランシーバ、５はプロセッ
サＱがローカル・メモリＭi〜Ｍi+j-1にたいしてデータ
をリード／ライトする際に通過するデータバス・トラン
シーバ、６はソートプロセッサＰi の入出力データスト
リームで、７はソート処理プロセッサＰi とデータバス
・トランシーバ４との間のデータ・バス、８はローカル
・メモリＭi のデータバス、９はプロセッサＱとデータ
バス・トランシーバ５との間のデータ・バス、１０はｎ
ビットのデータ・バス９をｊ本束ねたデータ・バスを示
す。但し、ｉ，ｊ，ｍ，ｎは任意の自然数でｍ＝ｊ×ｎ
である。また、１６はプロセッサＰのアドレス・バス、
１７はプロセッサＱのアドレス・バス、１８はプロセッ
サＰのアドレス・バス・バッファ、１９はプロセッサＱ
のアドレス・バス・バッファ、２１はメモリ・アドレス
・バス、２２はリフレッシュ・アドレス・カウンタ、２
４はリフレッシュ・アドレス・バッファを表す。
-86043号公報、或は電子情報通信学会研究報告(1988年5
月27日)DE88-2 ある。図５、図６は先行技術のソート処
理装置の２ポートの構成を示すブロック図であり、図５
はデータ系ブロック図、図６はアドレス系ブロック図を
表している。図５、図６において、１はソート処理プロ
セッサＰ、２はローカル・メモリＭ、３はソート処理プ
ロセッサＰとは非同期に２をアクセスする他のプロセッ
サＱ、４はｉ段目のソートプロセッサＰi がそのローカ
ル・メモリＭi にたいしてデータをリード／ライトする
際に通過するデータバス・トランシーバ、５はプロセッ
サＱがローカル・メモリＭi〜Ｍi+j-1にたいしてデータ
をリード／ライトする際に通過するデータバス・トラン
シーバ、６はソートプロセッサＰi の入出力データスト
リームで、７はソート処理プロセッサＰi とデータバス
・トランシーバ４との間のデータ・バス、８はローカル
・メモリＭi のデータバス、９はプロセッサＱとデータ
バス・トランシーバ５との間のデータ・バス、１０はｎ
ビットのデータ・バス９をｊ本束ねたデータ・バスを示
す。但し、ｉ，ｊ，ｍ，ｎは任意の自然数でｍ＝ｊ×ｎ
である。また、１６はプロセッサＰのアドレス・バス、
１７はプロセッサＱのアドレス・バス、１８はプロセッ
サＰのアドレス・バス・バッファ、１９はプロセッサＱ
のアドレス・バス・バッファ、２１はメモリ・アドレス
・バス、２２はリフレッシュ・アドレス・カウンタ、２
４はリフレッシュ・アドレス・バッファを表す。
【０００３】次に動作について説明する。被ソートレコ
ードは６を通して繋がれた１と２の間でデータのリー
ド、ライトを繰り返して所期の演算を施され順次１を通
過し、最終段に行くに従い完全にソートされたソートス
トリームに生成されるが、ソート演算が終了し、１から
２に対するメモリ・アクセスが途絶えた時、３から２に
対するメモリ・アクセスが実行される。即ち、ソート演
算中は５をディセーブル、４をイネーブルとなし、８と
９を絶縁し７と８を繋ぎ、また、ソート終了後のマージ
演算中は４をディセーブル、５をイネーブルとなし、７
と８を絶縁し８と９を繋ぐことで１、３の双プロセッサ
の互いに排他的なメモリの共有が可能となる。このとき
２１に対し、１、３、２２のそれぞれのリソースで生成
したアドレスを適宜１８、１９、２４のバッファで選択
制御し、与えるためアドレスの衝突を防いでいる。
ードは６を通して繋がれた１と２の間でデータのリー
ド、ライトを繰り返して所期の演算を施され順次１を通
過し、最終段に行くに従い完全にソートされたソートス
トリームに生成されるが、ソート演算が終了し、１から
２に対するメモリ・アクセスが途絶えた時、３から２に
対するメモリ・アクセスが実行される。即ち、ソート演
算中は５をディセーブル、４をイネーブルとなし、８と
９を絶縁し７と８を繋ぎ、また、ソート終了後のマージ
演算中は４をディセーブル、５をイネーブルとなし、７
と８を絶縁し８と９を繋ぐことで１、３の双プロセッサ
の互いに排他的なメモリの共有が可能となる。このとき
２１に対し、１、３、２２のそれぞれのリソースで生成
したアドレスを適宜１８、１９、２４のバッファで選択
制御し、与えるためアドレスの衝突を防いでいる。
【０００４】
【発明が解決しようとする課題】従来の装置は以上のよ
うに構成されていたので、データ・トランシーバ４、５
及びアドレス・バッファ１８、１９が必須であり、特に
バス幅ｎ、ｌが大きい場合は基板上のデータバス７、
８、９、１６、１７、２１のパターンのひき回しと、多
数必要となる４、５、１８、１９のために基板面積を要
し、メモリのアクセスの高速化と装置の小型化が困難で
あり、また規則的な同一周辺回路を含めて小型集積化す
るに際してはインタフェース部のピン数をいかに削減す
るかが課題であった。
うに構成されていたので、データ・トランシーバ４、５
及びアドレス・バッファ１８、１９が必須であり、特に
バス幅ｎ、ｌが大きい場合は基板上のデータバス７、
８、９、１６、１７、２１のパターンのひき回しと、多
数必要となる４、５、１８、１９のために基板面積を要
し、メモリのアクセスの高速化と装置の小型化が困難で
あり、また規則的な同一周辺回路を含めて小型集積化す
るに際してはインタフェース部のピン数をいかに削減す
るかが課題であった。
【０００５】この発明は上記のような問題点を解消する
ためになされたものであり、装置の小型化、ピンの共用
化、ピン数削減を可能とすることを目的とする。
ためになされたものであり、装置の小型化、ピンの共用
化、ピン数削減を可能とすることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係わるデータ
処理装置は、各々の記憶装置に接続され線形に複数結合
された大規模集積回路を構成するプロセッサとその複数
のプロセッサを制御する制御装置とからなるデータ処理
装置において、上記大規模集積回路は第１の記憶装置及
び第２の記憶装置へそれぞれデータを書込み読出す第１
のプロセッサ及び第２のプロセッサ、上記制御装置又は
第１のプロセッサから書込む第１の記憶装置へのライト
データを選択する第１のデータセレクタ、上記制御装置
又は第２のプロセッサから書込む第２の記憶装置へのラ
イトデータを選択する第２のデータセレクタ、上記制御
装置へ読出す第１の記憶装置又は第２の記憶装置からの
リードデータを選択する第３のデータセレクタからなる
ものである。また、各々の記憶装置に接続され線形に複
数結合された大規模集積回路を構成するプロセッサとそ
の複数のプロセッサを制御する制御装置とからなるデー
タ処理装置において、上記大規模集積回路は第１の記憶
装置及び第２の記憶装置へそれぞれデータを書込み読出
す第１のプロセッサ及び第２のプロセッサ、上記制御装
置又は第１のプロセッサから書込む第１の記憶装置への
アドレスデータを選択する第１のアドレスセレクタ、上
記制御装置又は第２のプロセッサから書込む第２の記憶
装置へのアドレスデータを選択する第２のアドレスセレ
クタからなるものである。
処理装置は、各々の記憶装置に接続され線形に複数結合
された大規模集積回路を構成するプロセッサとその複数
のプロセッサを制御する制御装置とからなるデータ処理
装置において、上記大規模集積回路は第１の記憶装置及
び第２の記憶装置へそれぞれデータを書込み読出す第１
のプロセッサ及び第２のプロセッサ、上記制御装置又は
第１のプロセッサから書込む第１の記憶装置へのライト
データを選択する第１のデータセレクタ、上記制御装置
又は第２のプロセッサから書込む第２の記憶装置へのラ
イトデータを選択する第２のデータセレクタ、上記制御
装置へ読出す第１の記憶装置又は第２の記憶装置からの
リードデータを選択する第３のデータセレクタからなる
ものである。また、各々の記憶装置に接続され線形に複
数結合された大規模集積回路を構成するプロセッサとそ
の複数のプロセッサを制御する制御装置とからなるデー
タ処理装置において、上記大規模集積回路は第１の記憶
装置及び第２の記憶装置へそれぞれデータを書込み読出
す第１のプロセッサ及び第２のプロセッサ、上記制御装
置又は第１のプロセッサから書込む第１の記憶装置への
アドレスデータを選択する第１のアドレスセレクタ、上
記制御装置又は第２のプロセッサから書込む第２の記憶
装置へのアドレスデータを選択する第２のアドレスセレ
クタからなるものである。
【０００７】
【作用】この発明における制御装置のメモリ・アクセス
時のデータは連続するのプロセッサを複数ｋ段内蔵した
プロセッサＰk0iをパラレルにｊ個とおしてメモリデー
タ・バスと繋がり、ｍ＝ｊ×ｎビットデータ幅のアクセ
スを可能とするが、その時はプロセッサから記憶装置へ
の、または記憶装置からプロセッサへのデータバスはセ
レクタで制御装置と記憶装置とのバスに切換え、逆に、
プロセッサの演算中は記憶装置とのバスはプロセッサに
対して開き、制御装置に対してはＰk0iの入出力バッフ
ァを入力モードに固定する。
時のデータは連続するのプロセッサを複数ｋ段内蔵した
プロセッサＰk0iをパラレルにｊ個とおしてメモリデー
タ・バスと繋がり、ｍ＝ｊ×ｎビットデータ幅のアクセ
スを可能とするが、その時はプロセッサから記憶装置へ
の、または記憶装置からプロセッサへのデータバスはセ
レクタで制御装置と記憶装置とのバスに切換え、逆に、
プロセッサの演算中は記憶装置とのバスはプロセッサに
対して開き、制御装置に対してはＰk0iの入出力バッフ
ァを入力モードに固定する。
【０００８】
【実施例】以下、この発明の実施例を図１ないし図４に
ついて説明する。図１、図２ではk=2、図３、図４では
k=3の時を示しており、特に図１、図３ではそれぞれの
データ系ブロック図を、図２、図４ではそれぞれのアド
レス系ブロック図を示している。 実施例１．
ついて説明する。図１、図２ではk=2、図３、図４では
k=3の時を示しており、特に図１、図３ではそれぞれの
データ系ブロック図を、図２、図４ではそれぞれのアド
レス系ブロック図を示している。 実施例１．
【０００９】図１および図２において、２０ｉはプロセ
ッサＰをその内部に２段縦列に接続し、第１及び第２の
プロセッサとしてのＰi、Ｐi+1はおのおの第１及び第２
の記憶装置としてのローカルメモリＭi、Ｍi+1に対し
て、第１及び第２のアドレスセレクタとしてのアドレス
セレクタ２３とアドレス用出力バッファ（１８の一部）
を通してそのアドレスを出力し、第１及び第２のデータ
セレクタとしてのデータセレクタ１３と出力バッファ
（１５の一部）を通してライトデータを出力し、メモリ
Ｍよりデータ入力バッファ（１５の一部）をとおしてリ
ードデータを読み込み、制御装置としてのプロセッサＱ
はｊ個のＰ20をとおしてメモリＭi〜Ｍi+2j-1をアクセ
スする。例えばメモリＭiよりのリード時にはＰ20i の
データ入力バッファ（１５の一部）を経たリードデータ
を第３のデータセレクタとしての２to１データセレクタ
１２と出力バッファ１１をとおしてプロセッサＱに到ら
しめ、メモリＭiへのライト時にはプロセッサＱより出
力したデータをＰ20iの入力バッファ１１、２to１デー
タセレクタ１３、出力バッファ（１５の一部）を通して
メモリＭi へ書き込む。なおプロセッサＱからのメモリ
Ｍへのアドレスのバスはリード時もライト時も３to１ア
ドレスセレクタ２３、出力バッファ１８をとおしメモリ
Ｍへ到り、プロセッサＱからのメモリＭへのアドレスの
バスはリード時もライト時もＰ20i の入力バッファ１
９、３to１アドレスセレクタ２３、出力バッファ１８を
とおしメモリＭへ到る。
ッサＰをその内部に２段縦列に接続し、第１及び第２の
プロセッサとしてのＰi、Ｐi+1はおのおの第１及び第２
の記憶装置としてのローカルメモリＭi、Ｍi+1に対し
て、第１及び第２のアドレスセレクタとしてのアドレス
セレクタ２３とアドレス用出力バッファ（１８の一部）
を通してそのアドレスを出力し、第１及び第２のデータ
セレクタとしてのデータセレクタ１３と出力バッファ
（１５の一部）を通してライトデータを出力し、メモリ
Ｍよりデータ入力バッファ（１５の一部）をとおしてリ
ードデータを読み込み、制御装置としてのプロセッサＱ
はｊ個のＰ20をとおしてメモリＭi〜Ｍi+2j-1をアクセ
スする。例えばメモリＭiよりのリード時にはＰ20i の
データ入力バッファ（１５の一部）を経たリードデータ
を第３のデータセレクタとしての２to１データセレクタ
１２と出力バッファ１１をとおしてプロセッサＱに到ら
しめ、メモリＭiへのライト時にはプロセッサＱより出
力したデータをＰ20iの入力バッファ１１、２to１デー
タセレクタ１３、出力バッファ（１５の一部）を通して
メモリＭi へ書き込む。なおプロセッサＱからのメモリ
Ｍへのアドレスのバスはリード時もライト時も３to１ア
ドレスセレクタ２３、出力バッファ１８をとおしメモリ
Ｍへ到り、プロセッサＱからのメモリＭへのアドレスの
バスはリード時もライト時もＰ20i の入力バッファ１
９、３to１アドレスセレクタ２３、出力バッファ１８を
とおしメモリＭへ到る。
【００１０】実施例２.図３および図４において、３０
ｉはプロセッサＰをその内部に３段縦列に接続し、
Ｐｉ，Ｐｉ＋１，Ｐｉ＋2はおのおのそのローカルメモ
リＭｉ，Ｍｉ＋１，Ｍｉ＋2に対してセレクタ２３とア
ドレス用出力バッファ（１８の一部）を通してそのアド
レスを出力し、データセレクタ１３と出力バッファ（１
５の一部）を通してライトデータを出力し、メモリＭよ
りデータ入力バッファ（１５の一部）をとおしてリード
データを読み込み、プロセッサＱはｊ個のＰ30をとおし
てメモリＭｉ〜Ｍｉ＋3ｊ−１をアクセスする。例えば
メモリＭiよりのリード時にはＰ30iのデータ入力バッフ
ァ（１５の一部）を経たリードデータを３to１データセ
レクタ１４と出力バッファ１１をとおしてプロセッサＱ
に到らしめ、メモリＭiへのライト時にはプロセッサＱ
より出力したデータをＰ30iの入力バッファ１１、２to
１データセレクタ１３、出力バッファ（１５の一部）を
通してメモリＭiへ書き込む。なおプロセッサＰからの
メモリＭへのアドレスのパスはリード時もライト時も３
to１アドレス・セレクタ２３、出力バッファ１８をとお
しメモリＭへ到り、プロセッサＱからのメモリＭへのア
ドレスのパスはリード時もライト時もＰ30iの入力バッ
ファ１９、３to１アドレス・セレクタ２３、出力バッフ
ァ１８をとおしメモリＭへ到る。
ｉはプロセッサＰをその内部に３段縦列に接続し、
Ｐｉ，Ｐｉ＋１，Ｐｉ＋2はおのおのそのローカルメモ
リＭｉ，Ｍｉ＋１，Ｍｉ＋2に対してセレクタ２３とア
ドレス用出力バッファ（１８の一部）を通してそのアド
レスを出力し、データセレクタ１３と出力バッファ（１
５の一部）を通してライトデータを出力し、メモリＭよ
りデータ入力バッファ（１５の一部）をとおしてリード
データを読み込み、プロセッサＱはｊ個のＰ30をとおし
てメモリＭｉ〜Ｍｉ＋3ｊ−１をアクセスする。例えば
メモリＭiよりのリード時にはＰ30iのデータ入力バッフ
ァ（１５の一部）を経たリードデータを３to１データセ
レクタ１４と出力バッファ１１をとおしてプロセッサＱ
に到らしめ、メモリＭiへのライト時にはプロセッサＱ
より出力したデータをＰ30iの入力バッファ１１、２to
１データセレクタ１３、出力バッファ（１５の一部）を
通してメモリＭiへ書き込む。なおプロセッサＰからの
メモリＭへのアドレスのパスはリード時もライト時も３
to１アドレス・セレクタ２３、出力バッファ１８をとお
しメモリＭへ到り、プロセッサＱからのメモリＭへのア
ドレスのパスはリード時もライト時もＰ30iの入力バッ
ファ１９、３to１アドレス・セレクタ２３、出力バッフ
ァ１８をとおしメモリＭへ到る。
【００１１】
【発明の効果】以上のように、この発明によれば、ライ
トデータを選択する第１のデータセレクタ及び第２のデ
ータセレクタ、アドレスデータを選択する第１のアドレ
スセレクタを備えたことにより、小型化、ピンの共用
化、ピン数削減を可能とするデータ処理装置が得られる
効果がある。 また、アドレスデータを選択する第１のア
ドレスセレクタ及び第２のアドレスセレクタを備えたこ
とにより、小型化、ピンの共用化、ピン数削減を可能と
するデータ処理装置が得られる効果がある。
トデータを選択する第１のデータセレクタ及び第２のデ
ータセレクタ、アドレスデータを選択する第１のアドレ
スセレクタを備えたことにより、小型化、ピンの共用
化、ピン数削減を可能とするデータ処理装置が得られる
効果がある。 また、アドレスデータを選択する第１のア
ドレスセレクタ及び第２のアドレスセレクタを備えたこ
とにより、小型化、ピンの共用化、ピン数削減を可能と
するデータ処理装置が得られる効果がある。
【図１】この発明の一実施例によるデータ処理装置のデ
ータ系ブロック図である。
ータ系ブロック図である。
【図２】この発明の一実施例によるデータ処理装置のア
ドレス系ブロック図である。
ドレス系ブロック図である。
【図３】この発明の他の実施例によるデータ処理装置の
データ系ブロック図である。
データ系ブロック図である。
【図４】この発明の他の実施例によるデータ処理装置の
アドレス系ブロック図である。
アドレス系ブロック図である。
【図５】従来のデータ処理装置のデータ系ブロック図で
ある。
ある。
【図６】従来のデータ処理装置のアドレス系ブロック図
である。
である。
１ プロセッサ（並列処理プロセッサＰ） ２ 記憶装置（ローカルメモリＭ） ３ 制御装置（プロセッサＱ） １２ データセレクタ １３ データセレクタ ２３ アドレスセレクタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 12/06 520 G06F 15/167
Claims (2)
- 【請求項１】 各々の記憶装置に接続され線形に複数結
合された大規模集積回路を構成するプロセッサとその複
数のプロセッサを制御する制御装置とからなるデータ処
理装置において、上記大規模集積回路は第１の記憶装置
及び第２の記憶装置へそれぞれデータを書込み読出す第
１のプロセッサ及び第２のプロセッサ、上記制御装置又
は第１のプロセッサから書込む第１の記憶装置へのライ
トデータを選択する第１のデータセレクタ、上記制御装
置又は第２のプロセッサから書込む第２の記憶装置への
ライトデータを選択する第２のデータセレクタ、上記制
御装置へ読出す第１の記憶装置又は第２の記憶装置から
のリードデータを選択する第３のデータセレクタを備え
たことを特徴とするデータ処理装置。 - 【請求項２】 各々の記憶装置に接続され線形に複数結
合された大規模集積回路を構成するプロセッサとその複
数のプロセッサを制御する制御装置とからなるデータ処
理装置において、上記大規模集積回路は第１の記憶装置
及び第２の記憶装置へそれぞれデータを書込み読出す第
１のプロセッサ及び第２のプロセッサ、上記制御装置又
は第１のプロセッサから書込む第１の記憶装置へのアド
レスデータを選択する第１のアドレスセレクタ、上記制
御装置又は第２のプロセッサから書込む第２の記憶装置
へのアドレスデータを選択する第２のアドレスセレクタ
を備えたことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4006538A JP2953169B2 (ja) | 1992-01-17 | 1992-01-17 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4006538A JP2953169B2 (ja) | 1992-01-17 | 1992-01-17 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05197616A JPH05197616A (ja) | 1993-08-06 |
| JP2953169B2 true JP2953169B2 (ja) | 1999-09-27 |
Family
ID=11641128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4006538A Expired - Fee Related JP2953169B2 (ja) | 1992-01-17 | 1992-01-17 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953169B2 (ja) |
-
1992
- 1992-01-17 JP JP4006538A patent/JP2953169B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05197616A (ja) | 1993-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |