JPH05257882A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH05257882A JPH05257882A JP8661192A JP8661192A JPH05257882A JP H05257882 A JPH05257882 A JP H05257882A JP 8661192 A JP8661192 A JP 8661192A JP 8661192 A JP8661192 A JP 8661192A JP H05257882 A JPH05257882 A JP H05257882A
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- JP
- Japan
- Prior art keywords
- data
- memory
- bus
- central processing
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】 性能を重視した設計が可能で、かつ開発期間
を短縮する。 【構成】 入出力装置３、グラフィック表示回路４、外
部拡張バス５に接続されるシステムバス６と、ＣＰＵ１
とメモリ２とシステムバス６との間で相互にデータ転送
を行うために、データの転送方向の切り換え、バス幅に
合わせてデータのサイズの変更等を行うバスインターフ
ェース回路７から構成される。
を短縮する。 【構成】 入出力装置３、グラフィック表示回路４、外
部拡張バス５に接続されるシステムバス６と、ＣＰＵ１
とメモリ２とシステムバス６との間で相互にデータ転送
を行うために、データの転送方向の切り換え、バス幅に
合わせてデータのサイズの変更等を行うバスインターフ
ェース回路７から構成される。
Description
【０００１】
【産業上の利用分野】本発明はデータ処理装置に係り、
特に中央処理装置と複数の入出力装置および主記憶装置
からなるデータ処理装置に関するものである。
特に中央処理装置と複数の入出力装置および主記憶装置
からなるデータ処理装置に関するものである。
【０００２】
【従来の技術】従来のデータ処理装置の一例を図４に示
し説明する。一般にデータ処理装置の多くは、この図４
に示すような、中央処理装置（ＣＰＵ）４１と主記憶装
置（メモリ）４２および入出力装置（Ｉ／Ｏ）４３なら
びにグラフィック表示回路４４などが、単一のバスに接
続される形式をもち、各回路間のデータ転送はバスを介
して行われる。この図４において、４５は外部拡張バ
ス、４６はシステムバスである。
し説明する。一般にデータ処理装置の多くは、この図４
に示すような、中央処理装置（ＣＰＵ）４１と主記憶装
置（メモリ）４２および入出力装置（Ｉ／Ｏ）４３なら
びにグラフィック表示回路４４などが、単一のバスに接
続される形式をもち、各回路間のデータ転送はバスを介
して行われる。この図４において、４５は外部拡張バ
ス、４６はシステムバスである。
【０００３】
【発明が解決しようとする課題】この従来のデータ処理
装置では、従来のようなバス形式の場合、プロセッサの
高速化や、データバス幅の増加に対して、入出力装置、
グラフィック表示回路の転送速度やデータバス幅が制限
となり、データ処理性能を向上することが難しく、ま
た、性能向上のためには、入出力装置、グラフィック表
示回路などバスに接続される回路全ての再設計が必要と
なり開発のための期間も長くなるというなどの課題があ
った。
装置では、従来のようなバス形式の場合、プロセッサの
高速化や、データバス幅の増加に対して、入出力装置、
グラフィック表示回路の転送速度やデータバス幅が制限
となり、データ処理性能を向上することが難しく、ま
た、性能向上のためには、入出力装置、グラフィック表
示回路などバスに接続される回路全ての再設計が必要と
なり開発のための期間も長くなるというなどの課題があ
った。
【０００４】
【課題を解決するための手段】本発明のデータ処理装置
は、中央処理装置と複数の入出力装置および主記憶装置
からなるデータ処理装置において、上記入出力装置やグ
ラフィック表示回路に接続されるシステムバスと、上記
中央処理装置と上記主記憶装置間でデータを転送するた
めにデータを一時的に保持する保持手段とデータの転送
方向を切り替える切替手段とによってデータをバス幅に
分解・結合を行うバスインターフェース回路によりシス
テムを構成し、かつ上記中央処理装置と主記憶装置間は
中央処理装置の動作に合わせた最適な転送を行うように
構成し、上記入出力装置と上記中央処理装置および上記
主記憶装置との転送に関しては標準的な転送方式を採用
するためのバスインターフェース回路ブロックからなる
ようにしたものである。
は、中央処理装置と複数の入出力装置および主記憶装置
からなるデータ処理装置において、上記入出力装置やグ
ラフィック表示回路に接続されるシステムバスと、上記
中央処理装置と上記主記憶装置間でデータを転送するた
めにデータを一時的に保持する保持手段とデータの転送
方向を切り替える切替手段とによってデータをバス幅に
分解・結合を行うバスインターフェース回路によりシス
テムを構成し、かつ上記中央処理装置と主記憶装置間は
中央処理装置の動作に合わせた最適な転送を行うように
構成し、上記入出力装置と上記中央処理装置および上記
主記憶装置との転送に関しては標準的な転送方式を採用
するためのバスインターフェース回路ブロックからなる
ようにしたものである。
【０００５】また、本発明の別の発明によるデータ処理
装置は、上記のものにおいて、バスインターフェース回
路がバイト単位、ワード単位などで分割されているよう
にしたものである。
装置は、上記のものにおいて、バスインターフェース回
路がバイト単位、ワード単位などで分割されているよう
にしたものである。
【０００６】
【作用】本発明においては、プロセッサの性能向上に対
して、データ処理速度の向上に与える影響の大きいプロ
セッサとメモリ間のデータ転送の高速化を実現する。
して、データ処理速度の向上に与える影響の大きいプロ
セッサとメモリ間のデータ転送の高速化を実現する。
【０００７】
【実施例】図１は本発明によるデータ処理装置の一実施
例を示すブロック図で、第１の発明の実施例を示すもの
である。この図１において、１は中央処理装置（以下、
ＣＰＵと呼称する）、２は２バンクからなる主記憶装置
（以下、メモリと呼称する）、３は入出力装置、４はグ
ラフィック表示回路、５は外部拡張バス、６は入出力装
置３やグラフィック表示回路４および外部拡張バス５が
接続される３２ビット幅のシステムバス、７はこのシス
テムバス６と、ＣＰＵ１とメモリ２間を接続するバスイ
ンターフェース回路である。
例を示すブロック図で、第１の発明の実施例を示すもの
である。この図１において、１は中央処理装置（以下、
ＣＰＵと呼称する）、２は２バンクからなる主記憶装置
（以下、メモリと呼称する）、３は入出力装置、４はグ
ラフィック表示回路、５は外部拡張バス、６は入出力装
置３やグラフィック表示回路４および外部拡張バス５が
接続される３２ビット幅のシステムバス、７はこのシス
テムバス６と、ＣＰＵ１とメモリ２間を接続するバスイ
ンターフェース回路である。
【０００８】図２はこの図１におけるインターフェース
回路７の構成例を示すブロック図である。インターフェ
ース回路７はこの図２に示すように、ＣＰＵ１から出力
されるデータを保持するＣＰＵライトデータラッチ１１
と、メモリ２から読み出されたデータを保持するメモリ
リードデータラッチ１５と、このメモリリードデータラ
ッチ１５から読み出された６４ビット２バンクのデータ
を３２ビット幅に変換するメモリリードデータセレクタ
１７と、ＣＰＵライトデータラッチ１１のデータの上位
３２ビットと下位３２ビットとメモリリードデータセレ
クタ１７の３２ビットの出力のうちからシステムバスに
出力するデータを切り換えるシステムバス出力データセ
レクタ１２と、システムバスからの３２ビット幅のデー
タを上位３２ビット下位３２ビットに分けてラッチする
ことにより６４ビット幅に変換するシステムバスリード
データラッチ１４と、このシステムバスリードデータラ
ッチ１４の出力とメモリリードデータラッチ１５の出力
からＣＰＵに入力するデータを切り換えるＣＰＵリード
データセレクタ１３と、メモリに書き込むデータを切り
換えるメモリライトデータセレクタ１８と、メモリに書
き込むデータ保持するメモリライトデータラッチ１６
と、入出力バッファから構成される。
回路７の構成例を示すブロック図である。インターフェ
ース回路７はこの図２に示すように、ＣＰＵ１から出力
されるデータを保持するＣＰＵライトデータラッチ１１
と、メモリ２から読み出されたデータを保持するメモリ
リードデータラッチ１５と、このメモリリードデータラ
ッチ１５から読み出された６４ビット２バンクのデータ
を３２ビット幅に変換するメモリリードデータセレクタ
１７と、ＣＰＵライトデータラッチ１１のデータの上位
３２ビットと下位３２ビットとメモリリードデータセレ
クタ１７の３２ビットの出力のうちからシステムバスに
出力するデータを切り換えるシステムバス出力データセ
レクタ１２と、システムバスからの３２ビット幅のデー
タを上位３２ビット下位３２ビットに分けてラッチする
ことにより６４ビット幅に変換するシステムバスリード
データラッチ１４と、このシステムバスリードデータラ
ッチ１４の出力とメモリリードデータラッチ１５の出力
からＣＰＵに入力するデータを切り換えるＣＰＵリード
データセレクタ１３と、メモリに書き込むデータを切り
換えるメモリライトデータセレクタ１８と、メモリに書
き込むデータ保持するメモリライトデータラッチ１６
と、入出力バッファから構成される。
【０００９】ここで、ＣＰＵライトデータラッチ１１と
システムバスリードデータラッチ１４およびメモリリー
ドデータラッチ１５ならびにメモリライトデータラッチ
１６はＣＰＵ１（プロセッサ）とメモリ２間でデータを
転送するためにデータを一時的に保持する保持手段を構
成し、また、システムバス出力データセレクタ１２とＣ
ＰＵリードデータセレクタ１３およびメモリリードデー
タセレクタ１７ならびにメモリライトデータセレクタ１
８はデータの転送方向を切り替える切替手段を構成し、
この保持手段と切替手段とによってデータをバス幅に分
解，結合を行うバスインターフェース回路７によりシス
テムを構成している。
システムバスリードデータラッチ１４およびメモリリー
ドデータラッチ１５ならびにメモリライトデータラッチ
１６はＣＰＵ１（プロセッサ）とメモリ２間でデータを
転送するためにデータを一時的に保持する保持手段を構
成し、また、システムバス出力データセレクタ１２とＣ
ＰＵリードデータセレクタ１３およびメモリリードデー
タセレクタ１７ならびにメモリライトデータセレクタ１
８はデータの転送方向を切り替える切替手段を構成し、
この保持手段と切替手段とによってデータをバス幅に分
解，結合を行うバスインターフェース回路７によりシス
テムを構成している。
【００１０】つぎに図１に示す実施例の動作を図２を参
照して説明する。まず、ＣＰＵ１がメモリ２からデータ
をリードする場合には、メモリ２から読み出された６４
ビットのデータはメモリリードデータラッチ１５でバン
クごとにラッチされる。このとき、ＣＰＵリードデータ
セレクタ１３の出力にはメモリリードデータ側が選択さ
れ、ＣＰＵ側の出力バッファがイネーブルされ、ＣＰＵ
１にメモリリードデータラッチ１５のバンク「０」，
「１」のどちらかのデータが出力される。つぎに、シス
テムバス側からメモリ２に対するリードの場合には、メ
モリ２から読み出された６４ビットのデータは入力バッ
ファを通りメモリリードデータラッチ１５にラッチされ
る。そして、このメモリリードデータラッチ１５のデー
タはバンクごとに上位３２ビット、下位３２ビットの単
位でメモリリードデータセレクタ１７に入力され、この
メモリリードデータセレクタ１７により選択された３２
ビットの出力データはシステムバス出力データセレクタ
１２に入力される。このとき、システムバス出力データ
セレクタ１２の出力はメモリリードデータ側が選択さ
れ、システムバス側の出力バッファがイネーブルされ
て、システムバス６にメモリ２からのリードデータが出
力される。
照して説明する。まず、ＣＰＵ１がメモリ２からデータ
をリードする場合には、メモリ２から読み出された６４
ビットのデータはメモリリードデータラッチ１５でバン
クごとにラッチされる。このとき、ＣＰＵリードデータ
セレクタ１３の出力にはメモリリードデータ側が選択さ
れ、ＣＰＵ側の出力バッファがイネーブルされ、ＣＰＵ
１にメモリリードデータラッチ１５のバンク「０」，
「１」のどちらかのデータが出力される。つぎに、シス
テムバス側からメモリ２に対するリードの場合には、メ
モリ２から読み出された６４ビットのデータは入力バッ
ファを通りメモリリードデータラッチ１５にラッチされ
る。そして、このメモリリードデータラッチ１５のデー
タはバンクごとに上位３２ビット、下位３２ビットの単
位でメモリリードデータセレクタ１７に入力され、この
メモリリードデータセレクタ１７により選択された３２
ビットの出力データはシステムバス出力データセレクタ
１２に入力される。このとき、システムバス出力データ
セレクタ１２の出力はメモリリードデータ側が選択さ
れ、システムバス側の出力バッファがイネーブルされ
て、システムバス６にメモリ２からのリードデータが出
力される。
【００１１】つぎに、ＣＰＵ１がメモリ２に対してライ
トする場合には、ＣＰＵ１から出力されたデータはメモ
リライトデータセレクタ１８に入力され、このメモリラ
イトデータセレクタ１８により選択された出力データ
は、メモリライトデータラッチ１６でラッチされ、出力
バッファを介してメモリ２にライトするデータが出力さ
れる。つぎに、システムバス６からメモリ２に対するラ
イトの場合には、システムバス６に出力されたデータ
は、メモリライトデータセレクタ１８を介してメモリラ
イトデータラッチ１６に入力される。このとき、システ
ムバス６からのデータは３２ビット幅であるが、メモリ
ライトデータラッチ１６の上位３２ビット、下位３２ビ
ットの両方に入力し、上位、下位を交互にラッチするこ
とにより６４ビットのデータとする。メモリライトデー
タラッチ１６の出力は出力バッファを介してメモリ２に
対するライトデータとして出力される。
トする場合には、ＣＰＵ１から出力されたデータはメモ
リライトデータセレクタ１８に入力され、このメモリラ
イトデータセレクタ１８により選択された出力データ
は、メモリライトデータラッチ１６でラッチされ、出力
バッファを介してメモリ２にライトするデータが出力さ
れる。つぎに、システムバス６からメモリ２に対するラ
イトの場合には、システムバス６に出力されたデータ
は、メモリライトデータセレクタ１８を介してメモリラ
イトデータラッチ１６に入力される。このとき、システ
ムバス６からのデータは３２ビット幅であるが、メモリ
ライトデータラッチ１６の上位３２ビット、下位３２ビ
ットの両方に入力し、上位、下位を交互にラッチするこ
とにより６４ビットのデータとする。メモリライトデー
タラッチ１６の出力は出力バッファを介してメモリ２に
対するライトデータとして出力される。
【００１２】そして、ＣＰＵ１からシステムバス６に対
するライトの場合には、ＣＰＵ１から出力されたデータ
はＣＰＵライトデータラッチ１１でラッチされる。そし
て、システムバス６は３２ビット幅であるので、ＣＰＵ
ライトデータラッチ１１のデータは、上位３２ビット、
下位３２ビットの２回に分けてシステムバス６に出力さ
れる。ＣＰＵ１がシステムバス６よりリードする場合に
は、システムバス６上の３２ビットのデータは、システ
ムバスリードデータラッチ１４の上位３２ビット、下位
３２ビットの２回に分けてラッチすることにより、２つ
の３２ビットデータを６４ビット幅に結合して、ＣＰＵ
リードデータセレクタ１３の入力とする。そして、ＣＰ
Ｕリードデータセレクタ１３の出力はシステムバスリー
ドデータラッチ１４が出力するように切り換えられ、出
力バッファを介してＣＰＵ１に対するリードデータが出
力される。
するライトの場合には、ＣＰＵ１から出力されたデータ
はＣＰＵライトデータラッチ１１でラッチされる。そし
て、システムバス６は３２ビット幅であるので、ＣＰＵ
ライトデータラッチ１１のデータは、上位３２ビット、
下位３２ビットの２回に分けてシステムバス６に出力さ
れる。ＣＰＵ１がシステムバス６よりリードする場合に
は、システムバス６上の３２ビットのデータは、システ
ムバスリードデータラッチ１４の上位３２ビット、下位
３２ビットの２回に分けてラッチすることにより、２つ
の３２ビットデータを６４ビット幅に結合して、ＣＰＵ
リードデータセレクタ１３の入力とする。そして、ＣＰ
Ｕリードデータセレクタ１３の出力はシステムバスリー
ドデータラッチ１４が出力するように切り換えられ、出
力バッファを介してＣＰＵ１に対するリードデータが出
力される。
【００１３】図３は本発明の他の実施例を示すブロック
図で、第２の発明の実施例を示すものである。この図３
において図１と同一符号のものは相当部分を示し、７
ａ，７ｂはバスインターフェース回路である。そして、
このバスインターフェース回路７ａ，７ｂはバイト単
位、ワード単位などで分割され、この図３に示すように
バスインターフェース回路を８ビットあるいは１６ビッ
トなどの単位に分割するように構成されている。
図で、第２の発明の実施例を示すものである。この図３
において図１と同一符号のものは相当部分を示し、７
ａ，７ｂはバスインターフェース回路である。そして、
このバスインターフェース回路７ａ，７ｂはバイト単
位、ワード単位などで分割され、この図３に示すように
バスインターフェース回路を８ビットあるいは１６ビッ
トなどの単位に分割するように構成されている。
【００１４】
【発明の効果】以上説明したように本発明は、プロセッ
サの性能向上に対して、データ処理速度の向上に与える
影響の大きいプロセッサとメモリ間のデータ転送の高速
化を実現し、かつ従来使用していた入出力装置、グラフ
ィック表示回路などが接続される標準的なバスに大幅な
変更を加えることなく流用することができるようにした
ので、データ処理速度に与える影響の大きいプロセッサ
とメモリ間のデータ転送の転送速度、データバス幅など
を他の回路と独立に設計できるので、性能を重視した設
計が可能であるという効果を有する。また、ＣＰＵ、メ
モリ以外の回路には従来使用してきた回路をそのまま利
用することができ、開発期間を短縮することができる効
果がある。
サの性能向上に対して、データ処理速度の向上に与える
影響の大きいプロセッサとメモリ間のデータ転送の高速
化を実現し、かつ従来使用していた入出力装置、グラフ
ィック表示回路などが接続される標準的なバスに大幅な
変更を加えることなく流用することができるようにした
ので、データ処理速度に与える影響の大きいプロセッサ
とメモリ間のデータ転送の転送速度、データバス幅など
を他の回路と独立に設計できるので、性能を重視した設
計が可能であるという効果を有する。また、ＣＰＵ、メ
モリ以外の回路には従来使用してきた回路をそのまま利
用することができ、開発期間を短縮することができる効
果がある。
【図１】本発明によるデータ処理装置の一実施例を示す
ブロック図である。
ブロック図である。
【図２】図１におけるバスインターフェース回路の構成
例を示すブロック図である。
例を示すブロック図である。
【図３】本発明の他の実施例を示すブロック図である。
【図４】従来のデータ処理装置の一例を示すブロック図
である。
である。
１ 中央処理装置 ２ 主記憶装置 ３ 入出力装置 ４ グラフィック表示回路 ５ 外部拡張バス ６ システムバス ７ バスインターフェース回路 １１ ＣＰＵライトデータラッチ １４ システムバスリードデータラッチ １５ メモリリードデータラッチ １６ メモリライトデータラッチ １２ システムバス出力データセレクタ １３ ＣＰＵリードデータセレクタ １７ メモリリードデータセレクタ １８ メモリライトデータセレクタ
Claims (2)
- 【請求項１】 中央処理装置と複数の入出力装置および
主記憶装置からなるデータ処理装置において、入出力装
置やグラフィック表示装置に接続されるシステムバス
と、前記中央処理装置と前記主記憶装置間でデータを転
送するためにデータを一時的に保持する保持手段とデー
タの転送方向を切り替える切替手段とによってデータを
バス幅に分解・結合を行うバスインターフェース回路に
よりシステムを構成し、かつ前記中央処理装置と前記主
記憶装置間は中央処理装置の動作に合わせた最適な転送
を行うように構成し、前記入出力装置と前記中央処理装
置および前記主記憶装置との転送に関しては標準的な転
送方式を採用するためのバスインターフェース回路ブロ
ックからなることを特徴とするデータ処理装置。 - 【請求項２】 請求項１記載のデータ処理装置におい
て、バスインターフェース回路がバイト単位、ワード単
位などで分割されていることを特徴とするデータ処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8661192A JPH05257882A (ja) | 1992-03-11 | 1992-03-11 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8661192A JPH05257882A (ja) | 1992-03-11 | 1992-03-11 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05257882A true JPH05257882A (ja) | 1993-10-08 |
Family
ID=13891817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8661192A Pending JPH05257882A (ja) | 1992-03-11 | 1992-03-11 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05257882A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100454234C (zh) * | 2005-07-08 | 2009-01-21 | 华为技术有限公司 | 一种处理数据宽度的方法及其应用 |
-
1992
- 1992-03-11 JP JP8661192A patent/JPH05257882A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100454234C (zh) * | 2005-07-08 | 2009-01-21 | 华为技术有限公司 | 一种处理数据宽度的方法及其应用 |
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