JPH1049427A - 演算読み出し機能付き記憶装置 - Google Patents
演算読み出し機能付き記憶装置Info
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- JPH1049427A JPH1049427A JP20176396A JP20176396A JPH1049427A JP H1049427 A JPH1049427 A JP H1049427A JP 20176396 A JP20176396 A JP 20176396A JP 20176396 A JP20176396 A JP 20176396A JP H1049427 A JPH1049427 A JP H1049427A
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- operands
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Abstract
(57)【要約】
【課題】 記憶装置における演算機能を強化する。
【解決手段】コントロールレジスタ２には、予めＣＰＵ
からオフセット値と演算種、および累算回数を設定す
る。オフセットアドレス加算器３は、ＣＰＵからのオペ
ランド１アドレスとオフセット値とを加算しオペランド
２アドレスを生成する。アドレス制御部１は、オペラン
ド１アドレスとオペランド２アドレスを決められた方法
でメモリセル４に入力する。演算器５は、読み出された
オペランド１とオペランド２に対し、指定された演算を
行う。累算器６は、演算器の出力を累算する。マルチプ
レクサ７はオペランド１データか、累算結果のうち指定
された方を出力し、入出力バッファ８にセットする。
からオフセット値と演算種、および累算回数を設定す
る。オフセットアドレス加算器３は、ＣＰＵからのオペ
ランド１アドレスとオフセット値とを加算しオペランド
２アドレスを生成する。アドレス制御部１は、オペラン
ド１アドレスとオペランド２アドレスを決められた方法
でメモリセル４に入力する。演算器５は、読み出された
オペランド１とオペランド２に対し、指定された演算を
行う。累算器６は、演算器の出力を累算する。マルチプ
レクサ７はオペランド１データか、累算結果のうち指定
された方を出力し、入出力バッファ８にセットする。
Description
【０００１】
【発明の属する技術分野】本発明は記憶装置に関し、特
にＳＩＭＤ（SINGLE INSTRUCTION MULTI DATA ）処理に
おける演算読み機能付き記憶装置に関する。
にＳＩＭＤ（SINGLE INSTRUCTION MULTI DATA ）処理に
おける演算読み機能付き記憶装置に関する。
【０００２】
【従来の技術】従来の記憶装置は、書き込み命令に従っ
て、データバスから送られるデータを書き込んで記憶
し、読み出し命令に従って記憶されているデータをデー
タバスに出力するだけの機能を有するのが一般的であ
る。このような記憶装置を有する情報処理装置では、デ
ータの演算を行う場合には、プロセッサが記憶装置から
データバスを介してデータを読み出して、演算処理を行
わねばならないため、画像の重ね合わせ処理や、音声の
ミキシングなどのＳＩＭＤ（SINGLE INSTRUCTION MULTI
DATA ）処理分野では、演算効率を上げるために、高速
な記憶素子を用いるか、記憶装置を分散させて分散処理
を行うなどの対処が必要になり、システムのコスト増に
繋がるという問題があった。
て、データバスから送られるデータを書き込んで記憶
し、読み出し命令に従って記憶されているデータをデー
タバスに出力するだけの機能を有するのが一般的であ
る。このような記憶装置を有する情報処理装置では、デ
ータの演算を行う場合には、プロセッサが記憶装置から
データバスを介してデータを読み出して、演算処理を行
わねばならないため、画像の重ね合わせ処理や、音声の
ミキシングなどのＳＩＭＤ（SINGLE INSTRUCTION MULTI
DATA ）処理分野では、演算効率を上げるために、高速
な記憶素子を用いるか、記憶装置を分散させて分散処理
を行うなどの対処が必要になり、システムのコスト増に
繋がるという問題があった。
【０００３】この問題を改善するために、例えば公開特
許公報「半導体記憶装置；特開平８−３１１６８」に詳
述されているように、データ読み出し時に、加算・比較
の演算機能を行う記憶装置が提案されている。
許公報「半導体記憶装置；特開平８−３１１６８」に詳
述されているように、データ読み出し時に、加算・比較
の演算機能を行う記憶装置が提案されている。
【０００４】この公報による方法では、メモリセルと対
に演算参照用の専用のメモリセルを具備し、複数のメモ
リセルから読み出された複数ビットのデータについて、
演算参照用メモリセルから読み出されたデータと、セン
スアンプの差動増幅を用いて、ＡＮＤ、ＯＲなどの演算
を実現している。
に演算参照用の専用のメモリセルを具備し、複数のメモ
リセルから読み出された複数ビットのデータについて、
演算参照用メモリセルから読み出されたデータと、セン
スアンプの差動増幅を用いて、ＡＮＤ、ＯＲなどの演算
を実現している。
【０００５】
【発明が解決しようとする課題】上述した従来の公報に
示された記憶装置は、演算機能を有しているとはいえ、
演算参照用の専用のメモリセルを対に備えなければなら
ず、経済性が問題になり、また、データ線上の電荷の加
算とセンスアンプの差動増幅によって演算を実現してい
るため、演算種がビット演算に限定され、一般的な算術
演算などができないという欠点がある。さらに、差動増
幅器が、演算項数毎に専用設計しなければならないとい
う欠点がある。
示された記憶装置は、演算機能を有しているとはいえ、
演算参照用の専用のメモリセルを対に備えなければなら
ず、経済性が問題になり、また、データ線上の電荷の加
算とセンスアンプの差動増幅によって演算を実現してい
るため、演算種がビット演算に限定され、一般的な算術
演算などができないという欠点がある。さらに、差動増
幅器が、演算項数毎に専用設計しなければならないとい
う欠点がある。
【０００６】
【課題を解決するための手段】第１の発明は、演算読み
出し機能付き記憶装置において、該記憶装置におけるメ
モリセルから複数のオペランドを読み出し、読み出され
た該複数のオペランドについて予め指定された演算を行
う演算手段を備えたことを特徴とする。
出し機能付き記憶装置において、該記憶装置におけるメ
モリセルから複数のオペランドを読み出し、読み出され
た該複数のオペランドについて予め指定された演算を行
う演算手段を備えたことを特徴とする。
【０００７】また、第２の発明は、第１の発明における
前記複数のオペランドのオペランドアドレスをＣＰＵか
ら与えらたオペランドアドレスをもとに予め定められた
アルゴリズムにより算出し算出された該複数のオペラン
ドアドレスをシリアルに前記メモリセルに入力すること
により前記メモリセルからシリアルに前記複数のオペラ
ンドを読み出すことを特徴とする。
前記複数のオペランドのオペランドアドレスをＣＰＵか
ら与えらたオペランドアドレスをもとに予め定められた
アルゴリズムにより算出し算出された該複数のオペラン
ドアドレスをシリアルに前記メモリセルに入力すること
により前記メモリセルからシリアルに前記複数のオペラ
ンドを読み出すことを特徴とする。
【０００８】また、第３の発明は、第１の発明における
前記複数のオペランドのオペランドアドレスをＣＰＵか
ら与えらたオペランドアドレスをもとに予め定められた
アルゴリズムにより算出し算出された該複数のオペラン
ドアドレスを前記メモリセルに並列に入力することによ
り前記メモリセルから並列に前記複数のオペランドを読
み出すことを特徴とする。
前記複数のオペランドのオペランドアドレスをＣＰＵか
ら与えらたオペランドアドレスをもとに予め定められた
アルゴリズムにより算出し算出された該複数のオペラン
ドアドレスを前記メモリセルに並列に入力することによ
り前記メモリセルから並列に前記複数のオペランドを読
み出すことを特徴とする。
【０００９】また、第４の発明は、第２および第３の発
明における前記アルゴリズムは、前記複数のオペランド
アドレスを予め具備されたコントロールレジスタに予め
設定された複数のオフセット値を前記ＣＰＵから与えら
たオペランドアドレスに加算することにより算出するこ
とを特徴とする。
明における前記アルゴリズムは、前記複数のオペランド
アドレスを予め具備されたコントロールレジスタに予め
設定された複数のオフセット値を前記ＣＰＵから与えら
たオペランドアドレスに加算することにより算出するこ
とを特徴とする。
【００１０】また、第５の発明は、第１の発明における
１ワード内に前記複数のオペランドを予め備えた前記メ
モリセルに対してＣＰＵから与えられたオペランドアド
レスを入力することにより読み出された前記１ワードデ
ータから前記複数のオペランドを読み出すことを特徴と
する。
１ワード内に前記複数のオペランドを予め備えた前記メ
モリセルに対してＣＰＵから与えられたオペランドアド
レスを入力することにより読み出された前記１ワードデ
ータから前記複数のオペランドを読み出すことを特徴と
する。
【００１１】また、第６の発明は、第１の発明における
前記演算手段が、ＣＰＵから予め指定された演算を行う
演算器と、該演算の出力を該ＣＰＵから指定された回数
だけ累算するアキュムレータから成ることを特徴とす
る。
前記演算手段が、ＣＰＵから予め指定された演算を行う
演算器と、該演算の出力を該ＣＰＵから指定された回数
だけ累算するアキュムレータから成ることを特徴とす
る。
【００１２】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１３】図１は本発明の実施例を示すブロック図で
ある。
ある。
【００１４】本実施例において、１はメモリセルに対し
てアドレスをデコードするアドレス制御部、２はオペラ
ンド２アドレスのメモリセル内でのオフセット値や、演
算の種類などをセットするコントロールレジスタ、３は
オペランド１アドレスとオフセットアドレスを加算しオ
ペランド２アドレスを生成するオフセットアドレス加算
器、４はメモリセル、５は演算器、６はアキュムレー
タ、７はマルチプレクサ、８は入出力バッファである。
てアドレスをデコードするアドレス制御部、２はオペラ
ンド２アドレスのメモリセル内でのオフセット値や、演
算の種類などをセットするコントロールレジスタ、３は
オペランド１アドレスとオフセットアドレスを加算しオ
ペランド２アドレスを生成するオフセットアドレス加算
器、４はメモリセル、５は演算器、６はアキュムレー
タ、７はマルチプレクサ、８は入出力バッファである。
【００１５】まず、データ演算の前に対象となるデータ
をメモリセル４に格納し、さらに、コントロールレジス
タ２に以下のデータをプロセッサから設定しておく。
をメモリセル４に格納し、さらに、コントロールレジス
タ２に以下のデータをプロセッサから設定しておく。
【００１６】・メモリセル４のオペランド２アドレスの
オフセット値。
オフセット値。
【００１７】・演算器５で実行する演算の種類。
【００１８】・アキュムレータ６での累算回数。
【００１９】・マルチデータ７による読み出しデータの
選択。
選択。
【００２０】次に、メモリを読み出し、演算結果を出力
するまでの動作を説明する。
するまでの動作を説明する。
【００２１】ＣＰＵから読み出すメモリのアドレス
（これをオペランド１アドレスと呼ぶ）が指定され、ア
ドレス制御部１に入力される。
（これをオペランド１アドレスと呼ぶ）が指定され、ア
ドレス制御部１に入力される。
【００２２】コントロールレジスタ２からオフセット
アドレスが出力される。
アドレスが出力される。
【００２３】オフセットアドレス加算器３で、オペラ
ンド１アドレスにオフセットアドレスが加算されて、オ
ペランド２アドレスを生成する。
ンド１アドレスにオフセットアドレスが加算されて、オ
ペランド２アドレスを生成する。
【００２４】アドレス制御部１は、ＣＰＵからの１回
の読み出し命令に対してオペランド１アドレスとオペラ
ンド２アドレスをデコードして、メモリセル４内の２つ
の番地のデータを読み出す。尚メモリセルの２つの番地
の読み出し方法については後述する。
の読み出し命令に対してオペランド１アドレスとオペラ
ンド２アドレスをデコードして、メモリセル４内の２つ
の番地のデータを読み出す。尚メモリセルの２つの番地
の読み出し方法については後述する。
【００２５】読み出された２つのデータ、オペランド
１、オペランド２は演算器５に入力される。
１、オペランド２は演算器５に入力される。
【００２６】演算器５はコントロールレジスタ２に指
定される演算を実行する。
定される演算を実行する。
【００２７】演算器５の演算結果はアキュムレータ６
に入力され、コントロールレジスタ２で指定された回数
だけ累算する。
に入力され、コントロールレジスタ２で指定された回数
だけ累算する。
【００２８】オペランド１とアキュムレータ６の出力
がマルチプレクサ７に入力され、コントロールレジスタ
２で選択したデータが入出力バッファ８に出力される。
がマルチプレクサ７に入力され、コントロールレジスタ
２で選択したデータが入出力バッファ８に出力される。
【００２９】次に、複数のデータをメモリセル４から読
み出す方法について説明する。
み出す方法について説明する。
【００３０】例１：演算対象となるデータを同一ページ
に格納しておく。ＣＰＵからの読み出し要求を受けたア
ドレス制御部１は、オペランド１アドレスとオペランド
２アドレスをシリアルにメモリセル４に入力し、シリア
ルにオペランド１とオペランド２のデータを読み出す。
に格納しておく。ＣＰＵからの読み出し要求を受けたア
ドレス制御部１は、オペランド１アドレスとオペランド
２アドレスをシリアルにメモリセル４に入力し、シリア
ルにオペランド１とオペランド２のデータを読み出す。
【００３１】従って、この場合には、アドレス制御部に
はシリアル制御するためのタイミング制御と、演算器５
には、オペランド１とオペランド２を同期させるための
バッファが必要になる。
はシリアル制御するためのタイミング制御と、演算器５
には、オペランド１とオペランド２を同期させるための
バッファが必要になる。
【００３２】例２：複数のメモリバンクを持つようにメ
モリを構成し、バンク毎に演算対象となるデータを格納
する。ＣＰＵからの読み出し要求を受けて、アドレス制
御部１は、オペランド１アドレスとオペランド２アドレ
スを複数のバンクに並列に入力し、オペランド１とオペ
ランド２データを同時に読み出す。
モリを構成し、バンク毎に演算対象となるデータを格納
する。ＣＰＵからの読み出し要求を受けて、アドレス制
御部１は、オペランド１アドレスとオペランド２アドレ
スを複数のバンクに並列に入力し、オペランド１とオペ
ランド２データを同時に読み出す。
【００３３】本実施例では、オペランド１とオペランド
２の２項演算を例に説明したが、コントロールレジスタ
にｎ項のオフセット値を持たせ、アドレス制御部１がｎ
個のオペランドアドレスを２個の場合と同様に制御する
ようにすれば、ｎ項の場合も同様に実施できることは明
白である。
２の２項演算を例に説明したが、コントロールレジスタ
にｎ項のオフセット値を持たせ、アドレス制御部１がｎ
個のオペランドアドレスを２個の場合と同様に制御する
ようにすれば、ｎ項の場合も同様に実施できることは明
白である。
【００３４】また、本実施例では、オフセット値を用
い、オペランド１とオペランド２をメモリセルから読み
出して演算するようにしたが、他の実施例として、マス
クレジスタを用いて、１ワード内に複数のデータを格納
しておき、これから２つのオペランドを読み出すように
して演算するようにしても同様の効果がある。例えば、
１ワードが１６ビットで、演算対象データが８ビット、
２個の場合で説明する。まず、マスクレジスタに、‘Ｆ
ＦＦＦ００００’を設定する。マスクレジスタのｂｉｔ
が１の部分のみデータが更新されるものとする。次に、
マスクレジスタを‘００００ＦＦＦＦ’に設定し、オペ
ランド２なるデータを記憶装置に書き込む。読み出し時
には、特別な処理を必要とせずに、２つのオペランドが
同時に読み出される。
い、オペランド１とオペランド２をメモリセルから読み
出して演算するようにしたが、他の実施例として、マス
クレジスタを用いて、１ワード内に複数のデータを格納
しておき、これから２つのオペランドを読み出すように
して演算するようにしても同様の効果がある。例えば、
１ワードが１６ビットで、演算対象データが８ビット、
２個の場合で説明する。まず、マスクレジスタに、‘Ｆ
ＦＦＦ００００’を設定する。マスクレジスタのｂｉｔ
が１の部分のみデータが更新されるものとする。次に、
マスクレジスタを‘００００ＦＦＦＦ’に設定し、オペ
ランド２なるデータを記憶装置に書き込む。読み出し時
には、特別な処理を必要とせずに、２つのオペランドが
同時に読み出される。
【００３５】次に、本発明の適用例を、ＰＣＭサウンド
のミキシングを例にとって説明する。
のミキシングを例にとって説明する。
【００３６】図２はＰＣＭサウンドのミキシングを行う
システムの構成例を示す図である。
システムの構成例を示す図である。
【００３７】まず、ホストプロセッサー９からメモリ
コントローラ１２を経由して、演算読み出し機能 付
き記憶装置１３に２種類のＰＣＭサウンドデータを書き
込む。
コントローラ１２を経由して、演算読み出し機能 付
き記憶装置１３に２種類のＰＣＭサウンドデータを書き
込む。
【００３８】次に、２種類のＰＣＭサウンドデータ間
のアドレスオフセット値、ミキシングの為の演算種等を
演算読み出し機能付き記憶装置１３に設定する。
のアドレスオフセット値、ミキシングの為の演算種等を
演算読み出し機能付き記憶装置１３に設定する。
【００３９】次に、ＰＣＭデータのＤＭＡて転送用の
データ設定をＤＭＡコントローラ１０に対して行う。
尚、ＤＭＡ技術については周知であるため、詳述はしな
い。
データ設定をＤＭＡコントローラ１０に対して行う。
尚、ＤＭＡ技術については周知であるため、詳述はしな
い。
【００４０】次に、ＰＣＭコーデック１１に対してＰ
ＣＭサウンド再生用のデータ設定を行う。
ＣＭサウンド再生用のデータ設定を行う。
【００４１】ＰＣＭコーデック１１からの再生用ＤＭ
Ａ要求により、システムバス１４を経由してＤＭＡ転送
を行う。
Ａ要求により、システムバス１４を経由してＤＭＡ転送
を行う。
【００４２】演算読み出し機能付き記憶装置１３から
は、２種類のＰＣＭサウンドデータがミキシングされた
状態でＰＣＭコーデックに転送され、再生される。
は、２種類のＰＣＭサウンドデータがミキシングされた
状態でＰＣＭコーデックに転送され、再生される。
【００４３】この動作例から分るように、システムから
見たメモリ転送量は、１音のＰＣＭサウンド再生の場合
と同じに抑えられている。
見たメモリ転送量は、１音のＰＣＭサウンド再生の場合
と同じに抑えられている。
【００４４】
【発明の効果】以上説明したように、本発明により、以
下のような効果がある。 ・オペランド演算の演算種に制限がなく、データ加工の
汎用性が拡大する。 ・演算機能部は、記憶装置に１個（あるいは数個）の演
算器を付加することで実現できるため、経済的に実現で
きる。 ・演算項数の拡大は、オペランド読み出しシーケンス制
御の拡大になるだけなので、最初から記憶装置を複数項
数でのシーケンス制御が可能なように設計しておけば、
項数変更に対しても容易に対応可能になる。
下のような効果がある。 ・オペランド演算の演算種に制限がなく、データ加工の
汎用性が拡大する。 ・演算機能部は、記憶装置に１個（あるいは数個）の演
算器を付加することで実現できるため、経済的に実現で
きる。 ・演算項数の拡大は、オペランド読み出しシーケンス制
御の拡大になるだけなので、最初から記憶装置を複数項
数でのシーケンス制御が可能なように設計しておけば、
項数変更に対しても容易に対応可能になる。
【図１】本発明の一実施例を示すブロック図である。
【図２】ＰＣＭサウンドのミキシングを行うシステムの
構成例を示す図である。
構成例を示す図である。
１ アドレス制御部 ２ コントロールレジスタ ３ オフセットアドレス加算器 ４ メモリセル ５ 演算器 ６ アキュムレータ ７ マルチプレクサ ８ 入出力バッファ ９ ホストプロセッサー １０ ＤＭＡコントローラ １１ ＰＣＭコーデック １２ メモリコントローラ １３ 演算読み出し機能付き記憶装置 １４ システムバス
Claims (6)
- 【請求項１】 演算読み出し機能付き記憶装置におい
て、該記憶装置におけるメモリセルから複数のオペラン
ドを読み出し、読み出された該複数のオペランドについ
て予め指定された演算を行う演算手段を備えたことを特
徴とする演算読み出し機能付き記憶装置。 - 【請求項２】 前記複数のオペランドのオペランドアド
レスをＣＰＵから与えらたオペランドアドレスをもとに
予め定められたアルゴリズムにより算出し算出された該
複数のオペランドアドレスをシリアルに前記メモリセル
に入力することにより前記メモリセルからシリアルに前
記複数のオペランドを読み出すことを特徴とする請求項
１記載の演算読み出し機能付き記憶装置。 - 【請求項３】 前記複数のオペランドのオペランドアド
レスをＣＰＵから与えらたオペランドアドレスをもとに
予め定められたアルゴリズムにより算出し算出された該
複数のオペランドアドレスを前記メモリセルに並列に入
力することにより前記メモリセルから並列に前記複数の
オペランドを読み出すことを特徴とする請求項１記載の
演算読み出し機能付き記憶装置。 - 【請求項４】 前記アルゴリズムは、前記複数のオペラ
ンドアドレスを予め具備されたコントロールレジスタに
予め設定された複数のオフセット値を前記ＣＰＵから与
えらたオペランドアドレスに加算することにより算出す
ることを特徴とする請求項２および請求項３記載の演算
読み出し機能付き記憶装置。 - 【請求項５】 １ワード内に前記複数のオペランドを予
め備えた前記メモリセルに対してＣＰＵから与えられた
オペランドアドレスを入力することにより読み出された
前記１ワードデータから前記複数のオペランドを読み出
すことを特徴とする請求項１記載の演算読み出し機能付
き記憶装置。 - 【請求項６】 前記演算手段が、ＣＰＵから予め指定さ
れた演算を行う演算器と、該演算の出力を該ＣＰＵから
指定された回数だけ累算するアキュムレータから成るこ
とを特徴とする請求項１記載の演算読み出し機能付き記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20176396A JPH1049427A (ja) | 1996-07-31 | 1996-07-31 | 演算読み出し機能付き記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20176396A JPH1049427A (ja) | 1996-07-31 | 1996-07-31 | 演算読み出し機能付き記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1049427A true JPH1049427A (ja) | 1998-02-20 |
Family
ID=16446537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20176396A Pending JPH1049427A (ja) | 1996-07-31 | 1996-07-31 | 演算読み出し機能付き記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1049427A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115179171A (zh) * | 2022-04-25 | 2022-10-14 | 江苏新中洲特种合金材料有限公司 | 双相钢锻造处理装置 |
-
1996
- 1996-07-31 JP JP20176396A patent/JPH1049427A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115179171A (zh) * | 2022-04-25 | 2022-10-14 | 江苏新中洲特种合金材料有限公司 | 双相钢锻造处理装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000201 |