JPS58115675A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
- Publication number
- JPS58115675A JPS58115675A JP21278381A JP21278381A JPS58115675A JP S58115675 A JPS58115675 A JP S58115675A JP 21278381 A JP21278381 A JP 21278381A JP 21278381 A JP21278381 A JP 21278381A JP S58115675 A JPS58115675 A JP S58115675A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- memory bank
- data
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
この発明はメモリアクセス方式に関し、特にメモリをメ
モリ・バンクに分けて、連続した２ワードに対して異な
るメモリ・バンクに割付けるようにしたものに対１．て
高速にアクセスできるよ−うにしたメモυ−ｆ’クセ−
；く方式に―すｉ、。
モリ・バンクに分けて、連続した２ワードに対して異な
るメモリ・バンクに割付けるようにしたものに対１．て
高速にアクセスできるよ−うにしたメモυ−ｆ’クセ−
；く方式に―すｉ、。
（２）従来技術と問題点
小型プロセッサなどではメモリの増設単位をれなくシ、
また内部バスの幅を小さくするために、メモリのアクセ
ス幅を例えば１６ビツトを単位として１ワードとするこ
とが多い。しかしこの場合にもアドレス情報はメモリ容
量の増加に伴たって加ビット、ｎビットと大きくなる傾
向がある。
また内部バスの幅を小さくするために、メモリのアクセ
ス幅を例えば１６ビツトを単位として１ワードとするこ
とが多い。しかしこの場合にもアドレス情報はメモリ容
量の増加に伴たって加ビット、ｎビットと大きくなる傾
向がある。
従来の此塊データ処理ａｍでは、第１図に示すようにメ
モリをメモリ・バンクＭ８１、メモリパンクＭ８２で構
成し、第２図に示すように、例えばメモリーパンクＭ８
１をアドレスＮ 、Ｎ＋４・・・というアドレス毎にア
クセスするように構成し、メモリ・バンクＭ８２をアド
レｋＮ＋２ 、Ｎ＋６・・・というアドレス毎にアクセ
スするようｌＩＣｌ１ｉＥＬ、。
モリをメモリ・バンクＭ８１、メモリパンクＭ８２で構
成し、第２図に示すように、例えばメモリーパンクＭ８
１をアドレスＮ 、Ｎ＋４・・・というアドレス毎にア
クセスするように構成し、メモリ・バンクＭ８２をアド
レｋＮ＋２ 、Ｎ＋６・・・というアドレス毎にアクセ
スするようｌＩＣｌ１ｉＥＬ、。
第３図に示すように８ビット単位で１アドレスに対応す
るようにアクセスされている・また各メモリバンクはメ
モリセル１とメモリ制御回路２を有し、このメモリ制御
回路２にはアドレス・ラッチ、読出しデータ・ラッテ、
書込みデータ拳ラッチ等が設けられている。そしてメモ
リ・バンクＭＳｌには奇数ワード単位のデータが記入さ
れ、メモリ・バンクＭ８２には偶数ワード単位のデータ
が記入され、いわゆる奇偶ワード単位でバンク分けされ
ている。
るようにアクセスされている・また各メモリバンクはメ
モリセル１とメモリ制御回路２を有し、このメモリ制御
回路２にはアドレス・ラッチ、読出しデータ・ラッテ、
書込みデータ拳ラッチ等が設けられている。そしてメモ
リ・バンクＭＳｌには奇数ワード単位のデータが記入さ
れ、メモリ・バンクＭ８２には偶数ワード単位のデータ
が記入され、いわゆる奇偶ワード単位でバンク分けされ
ている。
したがって、このようなメモリに例し、１６ビツトより
も長い例えばｎビット長のデータを書込む場合には、第
３図に示すように１６ビツトをメモリパンクＭＳ２に書
込み、６ビツトをメモリ・バンクＭＳＩに書込む必要が
ある。そのために演算処ｍ装ｍｅｅｕはこのような２２
ビツト兼のデータ（例えばアドレス情報のデータ）を書
込む際には、先ず命令をデコードして第１のメモリ・バ
ンク量Ｓ１ヘアクセスするためのアドレストを作成し、
これをアドレス・バスｋｂ経由で送出するとともに、第
２のメモリ・バンクＭｆＭ２にアクセスするためのアド
レスｈ＋２を作成し、これを再びアドレス・バスＡＢを
経由して送出する。これにより絽１のメモリ・バンクＭ
８１に対してはまずアドレスへの書込みデータが読出さ
れてこのうち６ビツトのみが書込みデータに訂正された
のち同じアドレスへに対して再書込みが行なわれ、また
第２のメモリ・バンクＭ８２に対しても、同様にして再
書込みが行なわれる。また４ビツト長のデータを読出す
場合には、同様に演算処理装置ｃｃＵはアドレスＮとへ
＋２をそれぞれ送出し、これによりメモリ・バンクＭ８
１からデータの６ビツトが読出され、メモリ・バンクＭ
８２がらデータの１６ビツトが読出され、これらがデー
タ・パスｌ）Ｂ全経由して演算処理装置ＣＣＵに送出さ
れる。これにより演算処理装置ＣＣＵは、このリード・
データを例えば人出、力値型Ｉ１０に送出することにな
る。
も長い例えばｎビット長のデータを書込む場合には、第
３図に示すように１６ビツトをメモリパンクＭＳ２に書
込み、６ビツトをメモリ・バンクＭＳＩに書込む必要が
ある。そのために演算処ｍ装ｍｅｅｕはこのような２２
ビツト兼のデータ（例えばアドレス情報のデータ）を書
込む際には、先ず命令をデコードして第１のメモリ・バ
ンク量Ｓ１ヘアクセスするためのアドレストを作成し、
これをアドレス・バスｋｂ経由で送出するとともに、第
２のメモリ・バンクＭｆＭ２にアクセスするためのアド
レスｈ＋２を作成し、これを再びアドレス・バスＡＢを
経由して送出する。これにより絽１のメモリ・バンクＭ
８１に対してはまずアドレスへの書込みデータが読出さ
れてこのうち６ビツトのみが書込みデータに訂正された
のち同じアドレスへに対して再書込みが行なわれ、また
第２のメモリ・バンクＭ８２に対しても、同様にして再
書込みが行なわれる。また４ビツト長のデータを読出す
場合には、同様に演算処理装置ｃｃＵはアドレスＮとへ
＋２をそれぞれ送出し、これによりメモリ・バンクＭ８
１からデータの６ビツトが読出され、メモリ・バンクＭ
８２がらデータの１６ビツトが読出され、これらがデー
タ・パスｌ）Ｂ全経由して演算処理装置ＣＣＵに送出さ
れる。これにより演算処理装置ＣＣＵは、このリード・
データを例えば人出、力値型Ｉ１０に送出することにな
る。
したがって、このようなものでは、第４図に示す如く、
演算処理装置ＣＣＵからアドレス・バスＡＢＫ対して２
回アドレスを送出しなければならず、しかもまたデータ
バス１）Ｂも６ビツト送出と１６ビツト送出という２回
にわけて使用され、動作速度が遅くなることになる。し
かもこの場合、データを遅く出したアドレスに合せて処
理を行なうので、この点よシもこれまた動作速度が遅く
なるという問題が存在する。
演算処理装置ＣＣＵからアドレス・バスＡＢＫ対して２
回アドレスを送出しなければならず、しかもまたデータ
バス１）Ｂも６ビツト送出と１６ビツト送出という２回
にわけて使用され、動作速度が遅くなることになる。し
かもこの場合、データを遅く出したアドレスに合せて処
理を行なうので、この点よシもこれまた動作速度が遅く
なるという問題が存在する。
（３）発明の目的
本発明の目的は、このような問題点を改善するために、
メモリ拳バンク側にアドレス作成機能を持たせることに
より一回のアドレス送出で複数のメモリ・バンクをアク
セスできるようにしたメモリアクセス方式を提供するこ
とである。
メモリ拳バンク側にアドレス作成機能を持たせることに
より一回のアドレス送出で複数のメモリ・バンクをアク
セスできるようにしたメモリアクセス方式を提供するこ
とである。
（４）発明の構成
この目的を達成するために本発明のメモリアクセス方式
では、複数のメモリ・ノ（ンクを有し各メモリ・バンク
は奇偶ワード単位で）（ンク分けしたメモリにおいて、
アドレスデータに定数を加算する加算手段を設け、メモ
リの連続する２ワードに対するアクセスに際して一方の
メモリ・）（ンクに対しては一方のワードに対するアド
レスによプアクセスし、他方のメモリ・バンクに対する
アドレスは前記加算手段により生成するようにしたこと
を％歓とする。
では、複数のメモリ・ノ（ンクを有し各メモリ・バンク
は奇偶ワード単位で）（ンク分けしたメモリにおいて、
アドレスデータに定数を加算する加算手段を設け、メモ
リの連続する２ワードに対するアクセスに際して一方の
メモリ・）（ンクに対しては一方のワードに対するアド
レスによプアクセスし、他方のメモリ・バンクに対する
アドレスは前記加算手段により生成するようにしたこと
を％歓とする。
（ｓ）発明の実施例
本発明の一実施例を第５図ないし第７図にもとづき説明
する。
する。
第５図は本発明の概略構成図、第６図は本発明の要部詳
細図、第７図は本発明の動作説明図である。
細図、第７図は本発明の動作説明図である。
図中、１０はメモリセル、１１はアドレスラッチ、１２
は加算回路、 １３はデコーダ、１４は読出レジスタ、
１５は書込レジスタ、１６はドライバである。
は加算回路、 １３はデコーダ、１４は読出レジスタ、
１５は書込レジスタ、１６はドライバである。
ζこでアドレスラッチ１１は、アクセスすべきアドレス
が一時的に保持されるものである。
が一時的に保持されるものである。
加算回路１２は、アドレスラッチ１１より出力されたア
ドレスを＋２する加算回路であって、演算処理装置ＣＣ
Ｕから連続アドレスアクセス信号ｈｘが印加されたとき
この＋２の加算を行なうが、この連続アドレスアクセス
信号ＥＸが印加されない場合には、アドレスラッチ１１
により出力され九アドレス信号をそのままスルーで出力
する。この第６図で示す各部分は、メモリセル１０を除
き、メモリ制御回路２に設けられている。
ドレスを＋２する加算回路であって、演算処理装置ＣＣ
Ｕから連続アドレスアクセス信号ｈｘが印加されたとき
この＋２の加算を行なうが、この連続アドレスアクセス
信号ＥＸが印加されない場合には、アドレスラッチ１１
により出力され九アドレス信号をそのままスルーで出力
する。この第６図で示す各部分は、メモリセル１０を除
き、メモリ制御回路２に設けられている。
データバスＤＢはメモリ・バンクＭ８１′にＭ８２′に
合計ｎビット幅のデータに対しての読出し或いは書込み
アクセスが行なわれるとき、と０２２ビット幅のデータ
転送が一度で行なえるように２２ビツト幅に拡散されて
いる。
合計ｎビット幅のデータに対しての読出し或いは書込み
アクセスが行なわれるとき、と０２２ビット幅のデータ
転送が一度で行なえるように２２ビツト幅に拡散されて
いる。
いま、演算処理装置ＣＣＬＩからメモリーバンクＭｉｌ
ｌ’およびＭ８２’に対して連続するアドレスｆ’ｑ、
Ｎ＋２に対する２２ビツトのデータを読出す場合、次の
ように動作する。
ｌ’およびＭ８２’に対して連続するアドレスｆ’ｑ、
Ｎ＋２に対する２２ビツトのデータを読出す場合、次の
ように動作する。
■ まず、第７図のサイクルタイムｔ・で、演算処理装
置ＣＣＵアドレスＮをアドレスバスＡＢに送出する。同
時に、メモリ・バンクＭ８１’とＭＳ２′における連続
アドレスのアクセスを行なうことを示す連続アドレスア
クセス信号ＥＸをメモリバンクＭ８２’個に送出する。
置ＣＣＵアドレスＮをアドレスバスＡＢに送出する。同
時に、メモリ・バンクＭ８１’とＭＳ２′における連続
アドレスのアクセスを行なうことを示す連続アドレスア
クセス信号ＥＸをメモリバンクＭ８２’個に送出する。
■ このアドレスへの送出により、メモリ・バンクＭＳ
Ｉ’のアドレスラッチ１１はアドレスへをラッチする。
Ｉ’のアドレスラッチ１１はアドレスへをラッチする。
このときメモリ・バンクＭ８１’の加算回路１２に対し
ては前記連続アドレスアクセス信号ＥＸは印加されない
ので、この加算回路１２はアドレスラッチ１１に保持さ
れたアドレスｈをそのままスルーで出力し、デコーダ１
３にこれが伝達される。そしてこのアドレスｈがデコー
ダにより解読されてこれに対するメモリセルｌＯへの読
出しが行なわれ、６ビツトの出力がメモリセル１０から
読出され読出レジスタ１４にセットされる。このとき、
デコーダ１３はドライバ１６をオンに制御するので、第
７図に示すように、サイクルタイムｔｓにてこの６ビツ
トの出力データがデータバスＤＤＫ出力される。
ては前記連続アドレスアクセス信号ＥＸは印加されない
ので、この加算回路１２はアドレスラッチ１１に保持さ
れたアドレスｈをそのままスルーで出力し、デコーダ１
３にこれが伝達される。そしてこのアドレスｈがデコー
ダにより解読されてこれに対するメモリセルｌＯへの読
出しが行なわれ、６ビツトの出力がメモリセル１０から
読出され読出レジスタ１４にセットされる。このとき、
デコーダ１３はドライバ１６をオンに制御するので、第
７図に示すように、サイクルタイムｔｓにてこの６ビツ
トの出力データがデータバスＤＤＫ出力される。
■ またメモリ・バンクＭ８２’でも、メモリ・バンク
Ｍ８１’と同時にそのアドレスラッチ１１がこのアドレ
ストをラッチする。しかしこのメモリ・バンクＭ８２′
における加算回路ルに対し、前記のように連続アドレス
・アクセス信号ＥＸが伝達されているのでこの加算回路
νはアドレスラッチ１１から伝達されたアドレスλに対
して＋２を加算してへ＋２としてデコーダ１３にこれを
出力する。
Ｍ８１’と同時にそのアドレスラッチ１１がこのアドレ
ストをラッチする。しかしこのメモリ・バンクＭ８２′
における加算回路ルに対し、前記のように連続アドレス
・アクセス信号ＥＸが伝達されているのでこの加算回路
νはアドレスラッチ１１から伝達されたアドレスλに対
して＋２を加算してへ＋２としてデコーダ１３にこれを
出力する。
したがってデコーダ１３はこのＮ＋２をデコードしてメ
モリセル１０がアクセスされ、１６ビツト出力が読出さ
れ、読出レジスタ１４にセットされる。このときデコー
ダ１３は、読出し制御であることをデコードしてドライ
バ１６をオンに制御するので、第７図に示すように、サ
イクルタイムｔｓにてこの１６ビツトの出力がデータバ
スａＢに出力される。
モリセル１０がアクセスされ、１６ビツト出力が読出さ
れ、読出レジスタ１４にセットされる。このときデコー
ダ１３は、読出し制御であることをデコードしてドライ
バ１６をオンに制御するので、第７図に示すように、サ
イクルタイムｔｓにてこの１６ビツトの出力がデータバ
スａＢに出力される。
■ 上記■、■に示すように、データバスｌＪＢ上に送
出されたメモリバンクＭ８１’の６ビツトとメモリバン
クＭ８２’の１６ビツトの各出力は、いずれもライフル
タイムｔ１にて、同時に演算処理装置ＣＣＵに伝達され
る。これにより演算処理装置ＣＣＵはこの２２ビツトの
読出しデータを例えば入出力装置１１１１／（Ｊに転送
し、データ処理が行なわれる。
出されたメモリバンクＭ８１’の６ビツトとメモリバン
クＭ８２’の１６ビツトの各出力は、いずれもライフル
タイムｔ１にて、同時に演算処理装置ＣＣＵに伝達され
る。これにより演算処理装置ＣＣＵはこの２２ビツトの
読出しデータを例えば入出力装置１１１１／（Ｊに転送
し、データ処理が行なわれる。
なお、メモリ・バンクＭ８１’およびＭ８２’に対して
ｎビットのデータを書込む場合も全く同様なアドレス作
成がメモリバンクＭＳ２’で行なわれ、それぞれのデー
タ・バンクｋ ｂ ｌ’、Ｍ８２’の書込レジスタ１ｂ
に入力された６ビツトのデータおよび１６ビツトのデー
タが、サイクルタイムｔｓにて同時にそれぞれのメモリ
セル１０に記入されることになる。
ｎビットのデータを書込む場合も全く同様なアドレス作
成がメモリバンクＭＳ２’で行なわれ、それぞれのデー
タ・バンクｋ ｂ ｌ’、Ｍ８２’の書込レジスタ１ｂ
に入力された６ビツトのデータおよび１６ビツトのデー
タが、サイクルタイムｔｓにて同時にそれぞれのメモリ
セル１０に記入されることになる。
勿論２ワードに拡張されない、１６ビツト以内のアクセ
スの場合には、１個のアドレスのみ出力さ ゛れｔた連
続アドレス・アクセス信号ｈｘも出力されないので、前
記アドレスを有する一方のメモリ・バンクのみが通常の
ようにアクセスされるものである。
スの場合には、１個のアドレスのみ出力さ ゛れｔた連
続アドレス・アクセス信号ｈｘも出力されないので、前
記アドレスを有する一方のメモリ・バンクのみが通常の
ようにアクセスされるものである。
なお、前記説明ではアドレスは連続したワードの先頭で
代表し、これにメモリバンクで＋２の加算を行なってい
るが、後のワードで代表し、メモリ・バンクで−２を行
なってもよい。またアドレス・バスとデータ嚢パスは分
離し７ているが、これらに同一バスを用いてもよい。ま
たメモリ・バンクの数は２のみに限定されるので１なく
、更に３．４と増加している場合でも同様の方式で拡張
することが可能である。
代表し、これにメモリバンクで＋２の加算を行なってい
るが、後のワードで代表し、メモリ・バンクで−２を行
なってもよい。またアドレス・バスとデータ嚢パスは分
離し７ているが、これらに同一バスを用いてもよい。ま
たメモリ・バンクの数は２のみに限定されるので１なく
、更に３．４と増加している場合でも同様の方式で拡張
することが可能である。
（６）発明の効果
本発明によれば加算手段により他のメモリ・バンクにお
けるアクセス先のアドレスを作成することができるので
、アドレス・バスの使用回数を減少させることができる
。更に転送データの最大ビット幅でデータ・バスを構成
すれば更らにデータ転送回数でも減少することができる
。
けるアクセス先のアドレスを作成することができるので
、アドレス・バスの使用回数を減少させることができる
。更に転送データの最大ビット幅でデータ・バスを構成
すれば更らにデータ転送回数でも減少することができる
。
このようにして本発明ではアドレス・バスやデ−タバス
の使用回数が減少し、また演算処理装置の演算サイクル
が減少するため、演算処理装置はこのサイクルと空いた
データ・バス、アドレス・バスを利用して、例えば複数
の入力出力装置とのデータ転送を効率よく行なうことが
でき、スループットが向上することにもなる。
の使用回数が減少し、また演算処理装置の演算サイクル
が減少するため、演算処理装置はこのサイクルと空いた
データ・バス、アドレス・バスを利用して、例えば複数
の入力出力装置とのデータ転送を効率よく行なうことが
でき、スループットが向上することにもなる。
結局本発明によればデータ処理速度を大きく改善するこ
とができる。
とができる。
４、回向の油部な一説ａη
ＷＪ１図は従来のデータ処理装置の説明図、第２図はそ
のメモリバンクの説明図、第３図および第４図はその動
作説明図、第５図は本発明の概略構成図、第６図は本発
明の要部絆細図、第７図は本発明の動作説明図である。
のメモリバンクの説明図、第３図および第４図はその動
作説明図、第５図は本発明の概略構成図、第６図は本発
明の要部絆細図、第７図は本発明の動作説明図である。
図中、１０はメモリセル、１１はアドレスラッチ、１２
は加算回路、１３はデコーダ、１４は読出レジスタ、１
５は普込レジスタ、１６はドライバを示す。
は加算回路、１３はデコーダ、１４は読出レジスタ、１
５は普込レジスタ、１６はドライバを示す。
特許出願人 富士通株式会社
代理人弁理士 山 谷 晧 榮
−１ｎ
ハ焦 昶ｌ
’ｌ−４記
１」Ｌ−一旦−ｔｚユーカ―、」Ｌ。
Claims (1)
- （１） ＩＩ数のメモリ・バンクを有し各メモリ・バ
ンクは奇偶ワード単位でバンク分けしたメモリにおいて
、アドレスデータに定数を加算する加算手段を設け、メ
モリの連続する２ワードに対するアクセスに際して一方
のメモリ・バンクに対しては一方のワードに対するアド
レスによりアクセスし、他方のメモリ・バンクに対する
アドレスは前記加算手段により生成するようにしたこと
を特徴とするメモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21278381A JPS58115675A (ja) | 1981-12-28 | 1981-12-28 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21278381A JPS58115675A (ja) | 1981-12-28 | 1981-12-28 | メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58115675A true JPS58115675A (ja) | 1983-07-09 |
Family
ID=16628308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21278381A Pending JPS58115675A (ja) | 1981-12-28 | 1981-12-28 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58115675A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61165150A (ja) * | 1984-12-20 | 1986-07-25 | Fujitsu Ltd | 主記憶アクセス方式 |
-
1981
- 1981-12-28 JP JP21278381A patent/JPS58115675A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61165150A (ja) * | 1984-12-20 | 1986-07-25 | Fujitsu Ltd | 主記憶アクセス方式 |
| JPH0420490B2 (ja) * | 1984-12-20 | 1992-04-03 | Fujitsu Ltd |
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