JPH01188898A - 描画制御方式 - Google Patents
描画制御方式Info
- Publication number
- JPH01188898A JPH01188898A JP63014163A JP1416388A JPH01188898A JP H01188898 A JPH01188898 A JP H01188898A JP 63014163 A JP63014163 A JP 63014163A JP 1416388 A JP1416388 A JP 1416388A JP H01188898 A JPH01188898 A JP H01188898A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- address
- drawing control
- memory
- control processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 41
- 238000000034 method Methods 0.000 claims description 10
- 238000007792 addition Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 125000001246 bromo group Chemical group Br* 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はラスクスキャン方式による画像表示装置におい
て、画像メモリへ描画される画像データのアドレッシン
グを制御するための描画制御方式％式％ 〔従来の技術〕 従来のこの種の画像描画装置においては、画像メモリが
ワード単位で構成されているため、ｌワードの画像デー
タを画像メモリのワード・バウンダリに跨って描画する
場合には、その画像データに対して画像データの先頭ビ
ットと画像メモリの先頭ビットとのビットずれに相当す
るビット・オフセット分のシフトを行って、画像メモリ
におけるワード・バウンダリの両側にそれぞれ時分割で
描画を行う方法が用いられている。
て、画像メモリへ描画される画像データのアドレッシン
グを制御するための描画制御方式％式％ 〔従来の技術〕 従来のこの種の画像描画装置においては、画像メモリが
ワード単位で構成されているため、ｌワードの画像デー
タを画像メモリのワード・バウンダリに跨って描画する
場合には、その画像データに対して画像データの先頭ビ
ットと画像メモリの先頭ビットとのビットずれに相当す
るビット・オフセット分のシフトを行って、画像メモリ
におけるワード・バウンダリの両側にそれぞれ時分割で
描画を行う方法が用いられている。
従来の描画制御方式においては、上述のように１ワード
の画像データを画像メモリにおけるワード・バウンダリ
に跨って描画する際には、その画像データに対してピン
ト・オフセット分のシフトを行い、ビット・バウンダリ
の両側にそれぞれ時分割で描画するようにしていた。こ
のため、描画に時間がかかり、描画実行速度が低下する
ことを免れなかった。また描画された画像データを再生
する場合にも同様に時分割で行うため、やはり実行速度
が低下することを免れなかった。
の画像データを画像メモリにおけるワード・バウンダリ
に跨って描画する際には、その画像データに対してピン
ト・オフセット分のシフトを行い、ビット・バウンダリ
の両側にそれぞれ時分割で描画するようにしていた。こ
のため、描画に時間がかかり、描画実行速度が低下する
ことを免れなかった。また描画された画像データを再生
する場合にも同様に時分割で行うため、やはり実行速度
が低下することを免れなかった。
〔発明の目的〕
本発明は、このような従来技術における不都合を改善し
ようとするものであって、メモリに蛤けるワード・バウ
ンダリが存在しなくなるため、１ワードの画像データを
１回のメモリ・アクセスで描画しまたは再生することが
でき、従って描画。
ようとするものであって、メモリに蛤けるワード・バウ
ンダリが存在しなくなるため、１ワードの画像データを
１回のメモリ・アクセスで描画しまたは再生することが
でき、従って描画。
再生の実行速度を向上することができる描画制御方式を
提供することを目的としている。
提供することを目的としている。
２ｗビット×２ｗワードのアドレス空間を有する描画制
御プロセッサからビット・アドレッシングによって描画
メモリにアクセスする描画制御方式において、レジスタ
と、（２ｎ″−１）個のアダーと、２ｗ個のメモリと、
バレルシフタとを具えて構成される。
御プロセッサからビット・アドレッシングによって描画
メモリにアクセスする描画制御方式において、レジスタ
と、（２ｎ″−１）個のアダーと、２ｗ個のメモリと、
バレルシフタとを具えて構成される。
レジスタは、ｎビットのビット・オフセット値を記憶す
る機能を有している。
る機能を有している。
（２ｎ−１）個のアダーは、描画制御プロセッサのＷビ
ットのワード・アドレスと前記レジスタのｎビ・ントの
ピント・オフセ・ントによる（ｗ＋ｎ）ビットのビット
・アドレスに、それぞれ順次１〜（２ｎ−１）の加算を
行って、（２ｎ−１）個の（Ｗ＋ｎ）ビットのビット・
アドレスを発生するものである。
ットのワード・アドレスと前記レジスタのｎビ・ントの
ピント・オフセ・ントによる（ｗ＋ｎ）ビットのビット
・アドレスに、それぞれ順次１〜（２ｎ−１）の加算を
行って、（２ｎ−１）個の（Ｗ＋ｎ）ビットのビット・
アドレスを発生するものである。
２′″個のメモリは、それぞれデータ幅１ビットからな
り、各アダーからの（２ｎ−１）個の（ｗ＋ｎ）ピント
のビット・アドレスと、前記描画制御プロセッサのＷビ
ットのワード・アドレスと、レジスタのｎビットのビッ
ト・オフセットによる（ｗ＋ｎ）ビットのビット・アド
レスとからなる計２ｗ個のビット・アドレスからそれぞ
れ下位ビットを除いたＷビットのアドレスによりアドレ
ッシングされるものである。
り、各アダーからの（２ｎ−１）個の（ｗ＋ｎ）ピント
のビット・アドレスと、前記描画制御プロセッサのＷビ
ットのワード・アドレスと、レジスタのｎビットのビッ
ト・オフセットによる（ｗ＋ｎ）ビットのビット・アド
レスとからなる計２ｗ個のビット・アドレスからそれぞ
れ下位ビットを除いたＷビットのアドレスによりアドレ
ッシングされるものである。
バレルシフタは、２′ビットからなり、メモリの入出力
データをビット・オフセットに応じてローテートする。
データをビット・オフセットに応じてローテートする。
第１図に、本発明の描画制御方式の一実施例に係る概略
構成ブロック図を示す。
構成ブロック図を示す。
この第１図において、描画制御プロセッサ１０はＷビッ
トのアドレスバス１１と２ｗビットのデータ・バス１２
とを有し、アドレスバス１１を介してアドレスＡＯを出
力し、データバス１２を介してデータＤＯを入出力する
。１ワードの画像データの描画を行う場合、描画制御プ
ロセッサ１０は、事前に所望のビット・オフセット値Ｂ
Ｏをデータ・バス１２を介してｎビットのレジスタ２０
に設定しておく。
トのアドレスバス１１と２ｗビットのデータ・バス１２
とを有し、アドレスバス１１を介してアドレスＡＯを出
力し、データバス１２を介してデータＤＯを入出力する
。１ワードの画像データの描画を行う場合、描画制御プ
ロセッサ１０は、事前に所望のビット・オフセット値Ｂ
Ｏをデータ・バス１２を介してｎビットのレジスタ２０
に設定しておく。
描画メモリ４０〜４（２ｎ−１）に対して描画を行う際
のリード・サイクルおよびライト・サイクルにおいて、
描画制御プロセッサ１０から出力されるＷビットのアド
レスＡＯは、レジスタ２０から出力されるｎビットのビ
ット・オフセット８０とともに、（ｗ＋ｎ）ビットのビ
ット・アドレスとして、アダー３１〜３（２ｎ−１）に
それぞれ与えられる。これに対してアダー３１では＋１
．アダー３２では＋２゜・・・、アダー３（２ｎ−２）
では＋（２ｗ’−２）、アダー３（２ｎ−１）では＋（
（２ｎ−１）の加算がそれぞれ行われて、（２ｎ−１）
個の（ｗ＋ｎ）ビットのビット・アドレスを発生する。
のリード・サイクルおよびライト・サイクルにおいて、
描画制御プロセッサ１０から出力されるＷビットのアド
レスＡＯは、レジスタ２０から出力されるｎビットのビ
ット・オフセット８０とともに、（ｗ＋ｎ）ビットのビ
ット・アドレスとして、アダー３１〜３（２ｎ−１）に
それぞれ与えられる。これに対してアダー３１では＋１
．アダー３２では＋２゜・・・、アダー３（２ｎ−２）
では＋（２ｗ’−２）、アダー３（２ｎ−１）では＋（
（２ｎ−１）の加算がそれぞれ行われて、（２ｎ−１）
個の（ｗ＋ｎ）ビットのビット・アドレスを発生する。
描画制御プロセッサＩＯからのアドレスと、レジスタ２
０からのビット・オフセットとによる（Ｗ＋ｎ）ビット
の１個のビット・アドレスと、アダー３１〜３（２ｎ−
１）における加算結果の（２ｎ−ｔ）個のピント・アド
レスとによりなる５合計２７個の（ｗ＋ｎ）ビットのビ
ット・アドレスから、それぞれ下位ｎビットを除くこと
によって、２ｗ個のＷビットのアドレスが得られる。こ
のアドレスはメモリ・アドレスＣＯ〜Ｇ（２′″−１）
として、それぞれメモリ４０〜４（２ｗ−１）に与えら
れる。なおこの際、メモリ４０には、描画制御プロセッ
サ１０からのアドレスとレジスタ２０からのビット・オ
フセットとによる（ｗ＋ｎ）ビットのビット・アドレス
から下位ｎビットを除いたアドレス、すなわち描画制御
プロセンサ１０のアドレスＡＯがそのままメモリ・アド
レスＣＯとして与えられる。
０からのビット・オフセットとによる（Ｗ＋ｎ）ビット
の１個のビット・アドレスと、アダー３１〜３（２ｎ−
１）における加算結果の（２ｎ−ｔ）個のピント・アド
レスとによりなる５合計２７個の（ｗ＋ｎ）ビットのビ
ット・アドレスから、それぞれ下位ｎビットを除くこと
によって、２ｗ個のＷビットのアドレスが得られる。こ
のアドレスはメモリ・アドレスＣＯ〜Ｇ（２′″−１）
として、それぞれメモリ４０〜４（２ｗ−１）に与えら
れる。なおこの際、メモリ４０には、描画制御プロセッ
サ１０からのアドレスとレジスタ２０からのビット・オ
フセットとによる（ｗ＋ｎ）ビットのビット・アドレス
から下位ｎビットを除いたアドレス、すなわち描画制御
プロセンサ１０のアドレスＡＯがそのままメモリ・アド
レスＣＯとして与えられる。
第２図はこのようにして得られる描画制御プロセッサの
アドレス八〇と、メモリ・アドレスＣＯ〜Ｃ（２ｎ−１
）との関係を、ビット・オフセットＢＯのそれぞれの値
ごとに示したものである。第２図から明らかなように、
例えば描画制御プロセッサのアドレスＡＯが０番地のと
き、ビット・オフセットＢＯが０のときはすべてのメモ
リ・アドレスは０である。ビット・オフセットＢＯが１
になると、最上位のメモリのアドレスＣ（２ｎ−１）が
１になるが、他のメモリのアドレスはすべてＯである。
アドレス八〇と、メモリ・アドレスＣＯ〜Ｃ（２ｎ−１
）との関係を、ビット・オフセットＢＯのそれぞれの値
ごとに示したものである。第２図から明らかなように、
例えば描画制御プロセッサのアドレスＡＯが０番地のと
き、ビット・オフセットＢＯが０のときはすべてのメモ
リ・アドレスは０である。ビット・オフセットＢＯが１
になると、最上位のメモリのアドレスＣ（２ｎ−１）が
１になるが、他のメモリのアドレスはすべてＯである。
ビット・オフセットＢＯが２になると、最上位および次
位のメモリのアドレスＣ（２ｎ −１）、Ｃ（２ｎ −
２）が１になるが、他のメモリのアドレスはすべてＯで
ある。以下順次同様にして、ビット・オフセットＢＯが
（２ｗ−１）になるとメモリ・アドレス０１〜Ｃ（２ｎ
−１）はすべて１になる。しかしながらブロモ・ンサの
アドレス八〇が０のときは、メモリ・アドレスＣＯは常
に０である。描画制御プロセッサのアドレスＡＯがＯ番
地以外のときも同様の関係となる。
位のメモリのアドレスＣ（２ｎ −１）、Ｃ（２ｎ −
２）が１になるが、他のメモリのアドレスはすべてＯで
ある。以下順次同様にして、ビット・オフセットＢＯが
（２ｗ−１）になるとメモリ・アドレス０１〜Ｃ（２ｎ
−１）はすべて１になる。しかしながらブロモ・ンサの
アドレス八〇が０のときは、メモリ・アドレスＣＯは常
に０である。描画制御プロセッサのアドレスＡＯがＯ番
地以外のときも同様の関係となる。
描画メモリ４０〜４（２ｎ−１）はデータ幅がｌピッ１
−のメモリであって、その入出力データＥＯ〜Ｅ（２ｎ
−１）はバレル・シフタ５０においてビット・オフセッ
ト分だけローテートされて、描画制御プロセッサ１０の
入出力データＤＯとなる。
−のメモリであって、その入出力データＥＯ〜Ｅ（２ｎ
−１）はバレル・シフタ５０においてビット・オフセッ
ト分だけローテートされて、描画制御プロセッサ１０の
入出力データＤＯとなる。
第３図はバレル・シフタ５０におけるメモリの入出力デ
ータＥＯ〜Ｅ（２ｎ−１）と、描画制御プロセッサの人
出力データＤＯとの関係を示したものであって、ビット
・オフセットＢＯに応じてメモリの入出力データと、描
画制御プロセッサの入出力データＤＯとの関係が変化す
ることが示されている。
ータＥＯ〜Ｅ（２ｎ−１）と、描画制御プロセッサの人
出力データＤＯとの関係を示したものであって、ビット
・オフセットＢＯに応じてメモリの入出力データと、描
画制御プロセッサの入出力データＤＯとの関係が変化す
ることが示されている。
このように本発明によれば、ワード構成のアドレス空間
を有する描画制御プロセッサ１０から、描画メモリ４０
〜４（２ｗ−１）へのビット・アドレッシングが実現さ
れる。
を有する描画制御プロセッサ１０から、描画メモリ４０
〜４（２ｗ−１）へのビット・アドレッシングが実現さ
れる。
以上説明したように本発明によれば、２ｎビット×２ｗ
ワードのアドレス空間を有する描画制御プロセッサに於
いて、描画制御プロセッサのＷビットのワード・アドレ
スと、レジスタに設定されたｎビットのビット・オフセ
ットとによる（ｗ−１−ｔｎ）ビットのビット・アドレ
スに対して、（２ｗ−１）個のアゲ−によって１から（
２ｎ−１）までの加算をそれぞれ行うことによって、（
２ｎ−１）個の（ｗ＋ｎ）ビットのビット・アドレスを
発生し、これと描画制御プロセンサのＷビットのワード
・アドレスとレジスタに設定したｎビットのビット・オ
フセットによる（ｗ＋ｎ）ビットのビット・アドレスと
から得られた２ｗ個のビット・アドレスからそれぞれ下
位ｎビットを除いた２ｗ個のＷビットのアドレスによっ
て、２ｗ個のデータＩＭ ｌビットのメモリをアドレッ
シングし、その２ｗビットの入出力データをビット・オ
フセットに基づいてバレル・シフタによってローテート
して、ビット・アドレッシングを実現するので、メモリ
のワード・バウンダリが存在しなくなり、従って１ワー
ドの画像データを１下位のメモリ・アクセススで描画、
再生することが可能となり、描画実行速度を向上するこ
とができるという従来にない優れた描画制御方式を提供
することができる。
ワードのアドレス空間を有する描画制御プロセッサに於
いて、描画制御プロセッサのＷビットのワード・アドレ
スと、レジスタに設定されたｎビットのビット・オフセ
ットとによる（ｗ−１−ｔｎ）ビットのビット・アドレ
スに対して、（２ｗ−１）個のアゲ−によって１から（
２ｎ−１）までの加算をそれぞれ行うことによって、（
２ｎ−１）個の（ｗ＋ｎ）ビットのビット・アドレスを
発生し、これと描画制御プロセンサのＷビットのワード
・アドレスとレジスタに設定したｎビットのビット・オ
フセットによる（ｗ＋ｎ）ビットのビット・アドレスと
から得られた２ｗ個のビット・アドレスからそれぞれ下
位ｎビットを除いた２ｗ個のＷビットのアドレスによっ
て、２ｗ個のデータＩＭ ｌビットのメモリをアドレッ
シングし、その２ｗビットの入出力データをビット・オ
フセットに基づいてバレル・シフタによってローテート
して、ビット・アドレッシングを実現するので、メモリ
のワード・バウンダリが存在しなくなり、従って１ワー
ドの画像データを１下位のメモリ・アクセススで描画、
再生することが可能となり、描画実行速度を向上するこ
とができるという従来にない優れた描画制御方式を提供
することができる。
第１図は本発明の描画制御方式の一実施例の概略構成を
示すブロック図、第２図は描画制御プロセッサのアドレ
スとメモリ・アドレスとの関係をビット・オフセット値
に対応して示す図、第３図はバレル・シフタにおけるメ
モリの入出力データと、描画制御プロセッサの入出力デ
ータとの関係を示す図である。 １０・・・描画制御プロセッサ、１１・・・アドレス・
バス、１２・・・データ・バス、２０・・・レジスタ、
３１〜３（２ｎ −１）・・・アダー、４１〜４（２ｎ
−１）・・・描画メモリ、５０・・・バレル・シフタ。 特許出願人 日 本 電 気 株式会社代理人 弁理
士 高 橋 勇第７凶
示すブロック図、第２図は描画制御プロセッサのアドレ
スとメモリ・アドレスとの関係をビット・オフセット値
に対応して示す図、第３図はバレル・シフタにおけるメ
モリの入出力データと、描画制御プロセッサの入出力デ
ータとの関係を示す図である。 １０・・・描画制御プロセッサ、１１・・・アドレス・
バス、１２・・・データ・バス、２０・・・レジスタ、
３１〜３（２ｎ −１）・・・アダー、４１〜４（２ｎ
−１）・・・描画メモリ、５０・・・バレル・シフタ。 特許出願人 日 本 電 気 株式会社代理人 弁理
士 高 橋 勇第７凶
Claims (1)
- （１）、２＾ｎビット×２＾ｗワードのアドレス空間を
有する描画制御プロセッサからビット・アドレッシング
によって描画メモリにアクセスする描画制御方式におい
て、 ビット・オフセット値を記憶するｎビットのレジスタと
、 前記描画制御プロセッサのｗビットのワード・アドレス
と前記レジスタのｎビットのビット・オフセットによる
（ｗ＋ｎ）ビットのビット・アドレスにそれぞれ順次１
〜（２＾ｎ−１）の加算を行って（２＾ｎ−１）個の（
ｗ＋ｎ）ビットのビット・アドレスを発生する（２＾ｎ
−１）個のアダーと、該各アダーからの（２＾ｎ−１）
個の（ｗ＋ｎ）ビットのビット・アドレスと、前記描画
制御プロセッサのｗビットのワード・アドレスと前記レ
ジスタのｎビットのビット・オフセットによる（ｗ＋ｎ
）ビットのビット・アドレスとからなる計２＾ｎ個のビ
ット・アドレスからそれぞれ下位ビットを除いたｗビッ
トのアドレスによってアドレッシングされる２＾ｎ個の
データ幅１ビットのメモリと、該メモリの入出力データ
を前記ビット・オフセットに応じてローテートする２＾
ｎビットのバレルシフタとを具え、 描画制御プロセッサからのワード・アドレスによって、
描画メモリに対しビット・アドレッシングを行うことを
特徴とする描画制御方式
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63014163A JPH01188898A (ja) | 1988-01-25 | 1988-01-25 | 描画制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63014163A JPH01188898A (ja) | 1988-01-25 | 1988-01-25 | 描画制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01188898A true JPH01188898A (ja) | 1989-07-28 |
Family
ID=11853477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63014163A Pending JPH01188898A (ja) | 1988-01-25 | 1988-01-25 | 描画制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01188898A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009116353A (ja) * | 2003-01-28 | 2009-05-28 | Hewlett-Packard Development Co Lp | バイナリ光学表示素子のためのマルチビット記憶素子 |
-
1988
- 1988-01-25 JP JP63014163A patent/JPH01188898A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009116353A (ja) * | 2003-01-28 | 2009-05-28 | Hewlett-Packard Development Co Lp | バイナリ光学表示素子のためのマルチビット記憶素子 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4800524A (en) | Modulo address generator | |
| JPH077260B2 (ja) | 画像データ回転処理装置及びその方法 | |
| US4371949A (en) | Time-shared, multi-phase memory accessing system having automatically updatable error logging means | |
| JPS59212958A (ja) | コンピユ−タシステム | |
| JP2703418B2 (ja) | 中央演算処理装置 | |
| JPH09190378A (ja) | メモリアドレス制御回路 | |
| JPH01188898A (ja) | 描画制御方式 | |
| US20030120855A1 (en) | Data-driven information processing device and method to access multiple bank memories according to multiple addresses | |
| JPH04326138A (ja) | 高速メモリｉｃ | |
| JPH0795269B2 (ja) | 命令コードのデコード装置 | |
| JPH0553920A (ja) | 構造化アドレス生成装置 | |
| JPS59191184A (ja) | メモリ装置 | |
| JPH0810443B2 (ja) | メモリ制御回路 | |
| JP2906449B2 (ja) | ビットマップディスプレイ制御装置 | |
| JP3451640B2 (ja) | Ｓｉｍｄ計算機 | |
| JP3001545B1 (ja) | ベクトルデータ処理装置 | |
| JP2602230B2 (ja) | データ処理装置 | |
| JPH02226374A (ja) | ２値画像データ処理回路 | |
| JPS58115675A (ja) | メモリアクセス方式 | |
| JPH0232485A (ja) | 描画制御方式 | |
| JPS6129031B2 (ja) | ||
| JPS61262977A (ja) | 画像処理装置 | |
| JPS63136073A (ja) | キヤリ−ビツトを用いた高速ビツト転置方法 | |
| JPH07182514A (ja) | ヒストグラム構築回路 | |
| JPS6175444A (ja) | レジスタフアイル集積回路 |