JPH0644786A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0644786A JPH0644786A JP4199735A JP19973592A JPH0644786A JP H0644786 A JPH0644786 A JP H0644786A JP 4199735 A JP4199735 A JP 4199735A JP 19973592 A JP19973592 A JP 19973592A JP H0644786 A JPH0644786 A JP H0644786A
- Authority
- JP
- Japan
- Prior art keywords
- flag
- memory cell
- address
- memory
- cleared
- Prior art date
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- Pending
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- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【構成】 メモリセルアレイに対応する、フラグテーブ
ルを設け、クリア入力端子がアクティブになったとき、
フラグテーブルの値をすべてリセットできる構成をも
つ。次にライトモードでデータを書き込む時に、アドレ
スに対応するフラグをセットする。リードモードでは、
常にフラグを参照し、フラグがセットされていれば、メ
モリセルの内容は有効、フラグがリセットであれば、無
効とみなす。 【効果】 従来長時間かかっていたメモリのクリアをき
わめて短時間に行うことをができる。
ルを設け、クリア入力端子がアクティブになったとき、
フラグテーブルの値をすべてリセットできる構成をも
つ。次にライトモードでデータを書き込む時に、アドレ
スに対応するフラグをセットする。リードモードでは、
常にフラグを参照し、フラグがセットされていれば、メ
モリセルの内容は有効、フラグがリセットであれば、無
効とみなす。 【効果】 従来長時間かかっていたメモリのクリアをき
わめて短時間に行うことをができる。
Description
【0001】
【産業上の利用分野】本発明は半導体記憶装置の構成方
式に関する。
式に関する。
【0002】
【従来の技術】従来の半導体記憶装置の構成を、図2に
示す。
示す。
【0003】従来の半導体記憶装置は、アドレスデコー
ダ(206)、メモリセルアレイ(208)、I/Oポ
ート(212)と、データ入力バッファ(209)、チ
ップセレクト入力バッファ(210)、ライトイネーブ
ル入力バッファ(211)、データ出力バッファ(21
5)などの、I/Oバッファ類と、入出力制御ロジック
より構成される。
ダ(206)、メモリセルアレイ(208)、I/Oポ
ート(212)と、データ入力バッファ(209)、チ
ップセレクト入力バッファ(210)、ライトイネーブ
ル入力バッファ(211)、データ出力バッファ(21
5)などの、I/Oバッファ類と、入出力制御ロジック
より構成される。
【0004】メモリライトサイクルにおいては、チップ
セレクト入力端子(204)より入力するチップセレク
ト信号と、ライトイネーブル入力端子(205)より入
力するライトイネーブル信号をアクティブにする。
セレクト入力端子(204)より入力するチップセレク
ト信号と、ライトイネーブル入力端子(205)より入
力するライトイネーブル信号をアクティブにする。
【0005】この時、アドレスバス(202)にセット
されるアドレス信号により選択されるメモリセルアレイ
(208)の中のメモリセルに、データ入力端子(20
3)にセットされた、データが書き込まれる。
されるアドレス信号により選択されるメモリセルアレイ
(208)の中のメモリセルに、データ入力端子(20
3)にセットされた、データが書き込まれる。
【0006】メモリセルアレイ(208)と、データ入
力バッファ(209)、データ出力バッファ(215)
は、通常1組ではなく、4ビット幅のメモリであれば、
4組、8ビット幅のメモリであれば、8組、16ビット
幅のメモリであれば、16組とメモリの幅に合わせて用
意される。図2では解りやすさの点から、1組だけ描い
てある。
力バッファ(209)、データ出力バッファ(215)
は、通常1組ではなく、4ビット幅のメモリであれば、
4組、8ビット幅のメモリであれば、8組、16ビット
幅のメモリであれば、16組とメモリの幅に合わせて用
意される。図2では解りやすさの点から、1組だけ描い
てある。
【0007】メモリリードサイクルにおいては、チップ
セレクト入力端子(204)より入力するチップセレク
ト信号をアクティブに、ライトイネーブル入力端子(2
05)より入力するライトイネーブル信号をノンアクテ
ィブにする。
セレクト入力端子(204)より入力するチップセレク
ト信号をアクティブに、ライトイネーブル入力端子(2
05)より入力するライトイネーブル信号をノンアクテ
ィブにする。
【0008】この時、アドレスバス(202)にセット
されるアドレス信号により選択される、メモリセルアレ
イ(208)の中のメモリセルから、データ出力端子
(216)データが出力される。
されるアドレス信号により選択される、メモリセルアレ
イ(208)の中のメモリセルから、データ出力端子
(216)データが出力される。
【0009】
【発明が解決しようとする課題】しかし、前述の従来技
術では、メモリセルアレイ内のデータをすべてクリア
(ゼロにする)しようとしたときに問題が生じる。図3
により、解説すれば、チップセレクト信号(511)
と、ライトイネーブル信号(512)をアクティブに
し、データ入力(515)をゼロに固定して、アドレス
信号(513)を変えながらひとつひとつのメモリセル
にゼロを書き込んでゆくという方法でしかオールクリア
はできない。つまり、メモリセル内のデータをすべてク
リアするためには、アドレスにより指定できるメモリセ
ルの個数分のクロックだけ時間がかかるという課題を有
していた。
術では、メモリセルアレイ内のデータをすべてクリア
(ゼロにする)しようとしたときに問題が生じる。図3
により、解説すれば、チップセレクト信号(511)
と、ライトイネーブル信号(512)をアクティブに
し、データ入力(515)をゼロに固定して、アドレス
信号(513)を変えながらひとつひとつのメモリセル
にゼロを書き込んでゆくという方法でしかオールクリア
はできない。つまり、メモリセル内のデータをすべてク
リアするためには、アドレスにより指定できるメモリセ
ルの個数分のクロックだけ時間がかかるという課題を有
していた。
【0010】そこで本発明ではこのような課題を解決す
るために、図1に示す、メモリセルアレイ(408)に
対応する、フラグテーブル(407)、クリア入力端子
(401)、フラグ参照ロジック(414)を設けた。
クリア入力端子(401)がアクティブになったとき、
フラグテーブルの値をすべてクリアし、ライトモードで
データを書き込む時に、アドレスバス(402)の示す
アドレスに対応するフラグをセットする。リードモード
では、常に、フラグを参照し、フラグがセットされてい
れば、メモリセルの内容は有効とみなされ、フラグがリ
セットの状態であれば、メモリセルの内容は無効とみな
される。つまり、フラグテーブルだけクリアすれば、メ
モリ全体をクリアしたのと等価になる。また、フラグテ
ーブルは1システムクロックでクリアできるので、メモ
リ全体を1システムクロックでクリアできることにな
る。
るために、図1に示す、メモリセルアレイ(408)に
対応する、フラグテーブル(407)、クリア入力端子
(401)、フラグ参照ロジック(414)を設けた。
クリア入力端子(401)がアクティブになったとき、
フラグテーブルの値をすべてクリアし、ライトモードで
データを書き込む時に、アドレスバス(402)の示す
アドレスに対応するフラグをセットする。リードモード
では、常に、フラグを参照し、フラグがセットされてい
れば、メモリセルの内容は有効とみなされ、フラグがリ
セットの状態であれば、メモリセルの内容は無効とみな
される。つまり、フラグテーブルだけクリアすれば、メ
モリ全体をクリアしたのと等価になる。また、フラグテ
ーブルは1システムクロックでクリアできるので、メモ
リ全体を1システムクロックでクリアできることにな
る。
【0011】このように本発明では、従来の半導体記憶
装置に若干のハードウエアを増設することにより、従来
長時間かかっていたメモリのクリアを1システムクロッ
クで行うことを目的とする。
装置に若干のハードウエアを増設することにより、従来
長時間かかっていたメモリのクリアを1システムクロッ
クで行うことを目的とする。
【0012】
【課題を解決するための手段】本発明の半導体記憶装置
は、入力アドレス信号をデコードするアドレスデコーダ
と、このアドレスデコーダにより番地を指定されるメモ
リセルアレイと、このメモリセルにデータの入出力を行
う、I/Oポート、およびこれらの制御ロジックからな
り、読み書きが可能な半導体記憶装置において、メモリ
セルアレイの記憶ユニット毎または記憶ユニットのグル
ープ毎に、フラグビットを用意し、これにより、メモリ
セルアレイに対応するフラグテーブルを構成し、かつ、
ライトモードにおいて、アドレスデコーダにより番地を
指定されると、該当するフラグビットがセットされ、ク
リア信号が入力されると、全てのフラグビットがクリア
される手段をもつことを特徴とする。
は、入力アドレス信号をデコードするアドレスデコーダ
と、このアドレスデコーダにより番地を指定されるメモ
リセルアレイと、このメモリセルにデータの入出力を行
う、I/Oポート、およびこれらの制御ロジックからな
り、読み書きが可能な半導体記憶装置において、メモリ
セルアレイの記憶ユニット毎または記憶ユニットのグル
ープ毎に、フラグビットを用意し、これにより、メモリ
セルアレイに対応するフラグテーブルを構成し、かつ、
ライトモードにおいて、アドレスデコーダにより番地を
指定されると、該当するフラグビットがセットされ、ク
リア信号が入力されると、全てのフラグビットがクリア
される手段をもつことを特徴とする。
【0013】また、請求項1の半導体記憶装置におい
て、リードモードでアドレスを指定されたときに、メモ
リセルアレイの出力を、フラグビットの出力が有意(セ
ット)であった時に有効とし、フラグビットの出力が無
効(クリア)の時には、無効または零とする手段を持つ
ことを特徴とする。
て、リードモードでアドレスを指定されたときに、メモ
リセルアレイの出力を、フラグビットの出力が有意(セ
ット)であった時に有効とし、フラグビットの出力が無
効(クリア)の時には、無効または零とする手段を持つ
ことを特徴とする。
【0014】
【実施例】以下、実施例により本発明の詳細を示す。
【0015】図1は本発明の構成を示すブロック図であ
る。本実施例では、8×8の64バイト、深さ8ビット
で512ビットの半導体記憶装置を構成した。
る。本実施例では、8×8の64バイト、深さ8ビット
で512ビットの半導体記憶装置を構成した。
【0016】本実施例の半導体記憶装置は、アドレスデ
コーダ(406)、メモリセルアレイ(408)、I/
Oポート(412)と、データ入力バッファ(40
9)、チップセレクト入力バッファ(410)、ライト
イネーブル入力バッファ(411)、データ出力バッフ
ァ(415)などの、I/Oバッファ類と、入出力制御
ロジックおよび、フラグテーブル(407)、フラグ参
照ロジック(414)より構成される。
コーダ(406)、メモリセルアレイ(408)、I/
Oポート(412)と、データ入力バッファ(40
9)、チップセレクト入力バッファ(410)、ライト
イネーブル入力バッファ(411)、データ出力バッフ
ァ(415)などの、I/Oバッファ類と、入出力制御
ロジックおよび、フラグテーブル(407)、フラグ参
照ロジック(414)より構成される。
【0017】クリア入力端子(401)がアクティブに
なったとき、フラグテーブルの値をすべてクリアし、ラ
イトモードでデータを書き込む時に、アドレスバス(4
02)の示すアドレスに対応するフラグをセットする。
なったとき、フラグテーブルの値をすべてクリアし、ラ
イトモードでデータを書き込む時に、アドレスバス(4
02)の示すアドレスに対応するフラグをセットする。
【0018】リードモードでは、常に、フラグを参照
し、フラグがセットされていれば、メモリセルの内容は
有効とみなされ、フラグがリセットの状態であれば、メ
モリセルの内容は無効とみなされる。つまり、フラグテ
ーブルだけクリアすれば、メモリ全体をクリアしたのと
等価になる。また、フラグテーブルは1システムクロッ
クでクリアできるので、メモリ全体を1システムクロッ
クでクリアできることになる。
し、フラグがセットされていれば、メモリセルの内容は
有効とみなされ、フラグがリセットの状態であれば、メ
モリセルの内容は無効とみなされる。つまり、フラグテ
ーブルだけクリアすれば、メモリ全体をクリアしたのと
等価になる。また、フラグテーブルは1システムクロッ
クでクリアできるので、メモリ全体を1システムクロッ
クでクリアできることになる。
【0019】メモリセルアレイ(208)と、データ入
力バッファ(209)、データ入力バッファ(20
9)、データ出力バッファ(215)は、1組ではな
く、8ビット幅のメモリで8組用意される。図1では解
りやすさの点から、1組だけ描いてある。
力バッファ(209)、データ入力バッファ(20
9)、データ出力バッファ(215)は、1組ではな
く、8ビット幅のメモリで8組用意される。図1では解
りやすさの点から、1組だけ描いてある。
【0020】アドレスが、メモリセルアレイ(408)
に対応する、フラグテーブル(407)を持つが、フラ
グテーブルのフラグは、メモリセルの1バイトにつき1
ビット対応して、用意される。
に対応する、フラグテーブル(407)を持つが、フラ
グテーブルのフラグは、メモリセルの1バイトにつき1
ビット対応して、用意される。
【0021】この様子を図7の、フラグテーブルクリア
方式の概念図に示す。メモリセルアレイ(431)は、
カラムアドレスデコーダ(432)と、ロウアドレスデ
コーダ(433)によりアドレス指定され、該当したバ
イトデータが操作されるが、バイトデータにかならず対
応したフラグビットが、フラグテーブル(430)内に
存在し、同時に操作または参照の対象になる。図7で
は、フラグテーブル(430)と、メモリセルアレイ
(431)上の同じ番号同士が対応する。例えば、1バ
イトのデータ(434)は、フラグ(435)に対応
し、また、1バイトのデータ(437)は、フラグ(4
36)に対応する。
方式の概念図に示す。メモリセルアレイ(431)は、
カラムアドレスデコーダ(432)と、ロウアドレスデ
コーダ(433)によりアドレス指定され、該当したバ
イトデータが操作されるが、バイトデータにかならず対
応したフラグビットが、フラグテーブル(430)内に
存在し、同時に操作または参照の対象になる。図7で
は、フラグテーブル(430)と、メモリセルアレイ
(431)上の同じ番号同士が対応する。例えば、1バ
イトのデータ(434)は、フラグ(435)に対応
し、また、1バイトのデータ(437)は、フラグ(4
36)に対応する。
【0022】具体的な構成を説明する。
【0023】図5は、フラグテーブル入力部の構成図で
ある。
ある。
【0024】アドレス入力端子(327)より入力され
た6ビットのアドレス信号は、アドレスデコーダ(32
8)によりデコードされ、対応するメモリセルに64本
の選択信号として送られる。(アドレスデコーダ(32
8)は、カラムアドレスデコーダ、ロウアドレスデコー
ダを含む。)同時に、フラグテーブルにも、反転バッフ
ァ(329)(330)(331)・・・を介して送ら
れる。
た6ビットのアドレス信号は、アドレスデコーダ(32
8)によりデコードされ、対応するメモリセルに64本
の選択信号として送られる。(アドレスデコーダ(32
8)は、カラムアドレスデコーダ、ロウアドレスデコー
ダを含む。)同時に、フラグテーブルにも、反転バッフ
ァ(329)(330)(331)・・・を介して送ら
れる。
【0025】フラグテーブルは、RSフリップフロップ
(334)、(335)、(336)・・・に示される
64個のRSフリップフロップで構成される。
(334)、(335)、(336)・・・に示される
64個のRSフリップフロップで構成される。
【0026】あるアドレス選択信号がライトモードでア
クティブになった時、対応するRSフリップフロップは
セットされる。
クティブになった時、対応するRSフリップフロップは
セットされる。
【0027】また、クリア信号がアクティブになったと
きは、まわりの状況の如何にかかわらず、64個すべて
のフリップフロップがクリアされる。
きは、まわりの状況の如何にかかわらず、64個すべて
のフリップフロップがクリアされる。
【0028】さらに、アドレス選択信号がリードモード
でアクティブになった時、対応するRSフリップフロッ
プの内容は、選択器(339)を介して、フラグ出力端
子(340)に出力される。
でアクティブになった時、対応するRSフリップフロッ
プの内容は、選択器(339)を介して、フラグ出力端
子(340)に出力される。
【0029】図6は、8ビットI/Oポートの構成図で
ある。
ある。
【0030】フラグ出力はフラグテーブルI/Oポート
(370)より出力され、メモリセルI/Oポート0
(371)〜メモリセルI/Oポート7(378)の出
力と、フラグ参照ロジック(380)に入力される。本
実施例では、フラグ参照ロジック(380)はNAND
ゲートで構成され、フラグ出力がアクティブの時のみデ
ータを出力し、フラグ出力がノンアクティブの時は、0
を出力する。
(370)より出力され、メモリセルI/Oポート0
(371)〜メモリセルI/Oポート7(378)の出
力と、フラグ参照ロジック(380)に入力される。本
実施例では、フラグ参照ロジック(380)はNAND
ゲートで構成され、フラグ出力がアクティブの時のみデ
ータを出力し、フラグ出力がノンアクティブの時は、0
を出力する。
【0031】図4は、実施例のメモリクリアサイクルの
タイミング図である。メモリクリアモードでは、チップ
セレクト信号(501)がアクティブで、クリア信号
(503)がアクティブになったとき、ライトイネーブ
ル信号(502)、アドレス信号(504)の如何にか
かわらず、フラグテーブルをクリアできる。クリアに要
する時間は1クロックである。
タイミング図である。メモリクリアモードでは、チップ
セレクト信号(501)がアクティブで、クリア信号
(503)がアクティブになったとき、ライトイネーブ
ル信号(502)、アドレス信号(504)の如何にか
かわらず、フラグテーブルをクリアできる。クリアに要
する時間は1クロックである。
【0032】また、フラグテーブルだけクリアすれば、
メモリ全体をクリアしたのと等価になるので、メモリ全
体を1システムクロックでクリアできることになる。
メモリ全体をクリアしたのと等価になるので、メモリ全
体を1システムクロックでクリアできることになる。
【0033】このように本発明では、従来の半導体記憶
装置に若干のハードウエアを増設することにより、従来
長時間かかっていたメモリのクリアをきわめて短時間に
行うことができた。
装置に若干のハードウエアを増設することにより、従来
長時間かかっていたメモリのクリアをきわめて短時間に
行うことができた。
【0034】
【発明の効果】本発明では、メモリセルアレイに対応す
る、フラグテーブル、クリア入力端子、フラグ参照ロジ
ックを設け、クリア入力端子がアクティブになったと
き、フラグテーブルの値をすべてクリアする。次にライ
トモードでデータを書き込む時に、アドレスバスの示す
アドレスに対応するフラグをセットする。リードモード
では、常に、フラグを参照し、フラグがセットされてい
れば、メモリセルの内容は有効とみなされ、フラグがリ
セットの状態であれば、メモリセルの内容は無効とみな
す。フラグテーブルだけクリアすれば、メモリ全体をク
リアしたのと等価になる。フラグテーブルは1システム
クロックでクリアできるので、メモリ全体を1システム
クロックでクリアできることになる。
る、フラグテーブル、クリア入力端子、フラグ参照ロジ
ックを設け、クリア入力端子がアクティブになったと
き、フラグテーブルの値をすべてクリアする。次にライ
トモードでデータを書き込む時に、アドレスバスの示す
アドレスに対応するフラグをセットする。リードモード
では、常に、フラグを参照し、フラグがセットされてい
れば、メモリセルの内容は有効とみなされ、フラグがリ
セットの状態であれば、メモリセルの内容は無効とみな
す。フラグテーブルだけクリアすれば、メモリ全体をク
リアしたのと等価になる。フラグテーブルは1システム
クロックでクリアできるので、メモリ全体を1システム
クロックでクリアできることになる。
【0035】このように本発明では、従来の半導体記憶
装置に若干のハードウエアを増設することにより、従来
長時間かかっていたメモリのクリアをきわめて短時間に
行うことをができるという効果を有する。
装置に若干のハードウエアを増設することにより、従来
長時間かかっていたメモリのクリアをきわめて短時間に
行うことをができるという効果を有する。
【図1】本発明の実施例1の構成を示すブロック図。
【図2】従来例の構成を示すブロック図。
【図3】従来例のメモリクリアサイクルのタイミング
図。
図。
【図4】実施例のメモリクリアサイクルのタイミング
図。
図。
【図5】フラグテーブル入力部の構成図。
【図6】8ビットI/Oポートの構成図。
【図7】フラグテーブルクリア方式の概念図。
202 アドレスバス 203 データ入力端子 204 チップセレクト入力端子 205 ライトイネーブル入力端子 206 アドレスデコーダ 208 メモリセルアレイ 209 データ入力バッファ 210 チップセレクト入力バッファ 211 ライトイネーブル入力バッファ 212 I/Oポート 213 入出力制御ロジック 215 データ出力バッファ 216 データ出力端子 326 クリア信号入力端子 327 アドレス入力端子 328 アドレスデコーダ 329 反転バッファ 330 反転バッファ 331 反転バッファ 332 反転バッファ 333 反転バッファ 334 RSフリップフロップ 335 RSフリップフロップ 336 RSフリップフロップ 337 RSフリップフロップ 338 RSフリップフロップ 339 選択器 340 フラグ出力端子 370 フラグテーブルI/Oポート 371 メモリセルI/Oポート0 372 メモリセルI/Oポート1 373 メモリセルI/Oポート2 374 メモリセルI/Oポート3 375 メモリセルI/Oポート4 376 メモリセルI/Oポート5 377 メモリセルI/Oポート6 378 メモリセルI/Oポート7 380 フラグ参照ロジック 390 出力バッファ 399 データ出力 401 クリア入力端子 402 アドレスバス 403 データ入力端子 404 チップセレクト入力端子 405 ライトイネーブル入力端子 406 アドレスデコーダ 407 フラグテーブル 408 メモリセルアレイ 409 データ入力バッファ 410 チップセレクト入力バッファ 411 ライトイネーブル入力バッファ 412 I/Oポート 413 入出力制御ロジック 414 フラグ参照ロジック 415 データ出力バッファ 416 データ出力端子 430 フラグテーブル 431 メモリセルアレイ 432 カラムアドレスデコーダ 433 ロウアドレスデコーダ 434 1バイトのデータ 435 フラグ 436 1バイトのデータ 437 フラグ 501 チップセレクト信号 502 ライトイネーブル信号 503 クリア信号 504 アドレス信号 505 データ信号 511 チップセレクト信号 512 ライトイネーブル信号 513 アドレス信号 514 データ信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 G11C 11/401 6741−5L G11C 11/34 371 E
Claims (2)
- 【請求項1】入力アドレス信号をデコードするアドレス
デコーダと、このアドレスデコーダにより番地を指定さ
れるメモリセルアレイと、このメモリセルにデータの入
出力を行う、I/Oポート、およびこれらの制御ロジッ
クからなり、読み書きが可能な半導体記憶装置におい
て、メモリセルアレイの記憶ユニット毎または記憶ユニ
ットのグループ毎に、フラグビットを用意し、これによ
り、メモリセルアレイに対応するフラグテーブルを構成
し、かつ、ライトモードにおいて、アドレスデコーダに
より番地を指定されると、該当するフラグビットがセッ
トされ、クリア信号が入力されると、全てのフラグビッ
トがクリアされる手段をもつことを特徴とする半導体記
憶装置。 - 【請求項2】請求項1の半導体記憶装置において、リー
ドモードでアドレスを指定されたときに、メモリセルア
レイの出力を、フラグビットの出力が有意(セット)で
あった時に有効とし、フラグビットの出力が無効(クリ
ア)の時には、無効またはゼロとする手段を持つことを
特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4199735A JPH0644786A (ja) | 1992-07-27 | 1992-07-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4199735A JPH0644786A (ja) | 1992-07-27 | 1992-07-27 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0644786A true JPH0644786A (ja) | 1994-02-18 |
Family
ID=16412758
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4199735A Pending JPH0644786A (ja) | 1992-07-27 | 1992-07-27 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0644786A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08216950A (ja) * | 1995-02-09 | 1996-08-27 | O G K Giken Kk | 自転車用フェンダ、及び、自転車 |
-
1992
- 1992-07-27 JP JP4199735A patent/JPH0644786A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08216950A (ja) * | 1995-02-09 | 1996-08-27 | O G K Giken Kk | 自転車用フェンダ、及び、自転車 |
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