JPH0644786A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0644786A JPH0644786A JP4199735A JP19973592A JPH0644786A JP H0644786 A JPH0644786 A JP H0644786A JP 4199735 A JP4199735 A JP 4199735A JP 19973592 A JP19973592 A JP 19973592A JP H0644786 A JPH0644786 A JP H0644786A
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- JP
- Japan
- Prior art keywords
- flag
- memory cell
- address
- memory
- cleared
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- Pending
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- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】
【構成】 メモリセルアレイに対応する、フラグテーブ
ルを設け、クリア入力端子がアクティブになったとき、
フラグテーブルの値をすべてリセットできる構成をも
つ。次にライトモードでデータを書き込む時に、アドレ
スに対応するフラグをセットする。リードモードでは、
常にフラグを参照し、フラグがセットされていれば、メ
モリセルの内容は有効、フラグがリセットであれば、無
効とみなす。 【効果】 従来長時間かかっていたメモリのクリアをき
わめて短時間に行うことをができる。
ルを設け、クリア入力端子がアクティブになったとき、
フラグテーブルの値をすべてリセットできる構成をも
つ。次にライトモードでデータを書き込む時に、アドレ
スに対応するフラグをセットする。リードモードでは、
常にフラグを参照し、フラグがセットされていれば、メ
モリセルの内容は有効、フラグがリセットであれば、無
効とみなす。 【効果】 従来長時間かかっていたメモリのクリアをき
わめて短時間に行うことをができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置の構成方
式に関する。
式に関する。
【０００２】
【従来の技術】従来の半導体記憶装置の構成を、図２に
示す。
示す。
【０００３】従来の半導体記憶装置は、アドレスデコー
ダ（２０６）、メモリセルアレイ（２０８）、Ｉ／Ｏポ
ート（２１２）と、データ入力バッファ（２０９）、チ
ップセレクト入力バッファ（２１０）、ライトイネーブ
ル入力バッファ（２１１）、データ出力バッファ（２１
５）などの、Ｉ／Ｏバッファ類と、入出力制御ロジック
より構成される。
ダ（２０６）、メモリセルアレイ（２０８）、Ｉ／Ｏポ
ート（２１２）と、データ入力バッファ（２０９）、チ
ップセレクト入力バッファ（２１０）、ライトイネーブ
ル入力バッファ（２１１）、データ出力バッファ（２１
５）などの、Ｉ／Ｏバッファ類と、入出力制御ロジック
より構成される。
【０００４】メモリライトサイクルにおいては、チップ
セレクト入力端子（２０４）より入力するチップセレク
ト信号と、ライトイネーブル入力端子（２０５）より入
力するライトイネーブル信号をアクティブにする。
セレクト入力端子（２０４）より入力するチップセレク
ト信号と、ライトイネーブル入力端子（２０５）より入
力するライトイネーブル信号をアクティブにする。
【０００５】この時、アドレスバス（２０２）にセット
されるアドレス信号により選択されるメモリセルアレイ
（２０８）の中のメモリセルに、データ入力端子（２０
３）にセットされた、データが書き込まれる。
されるアドレス信号により選択されるメモリセルアレイ
（２０８）の中のメモリセルに、データ入力端子（２０
３）にセットされた、データが書き込まれる。
【０００６】メモリセルアレイ（２０８）と、データ入
力バッファ（２０９）、データ出力バッファ（２１５）
は、通常１組ではなく、４ビット幅のメモリであれば、
４組、８ビット幅のメモリであれば、８組、１６ビット
幅のメモリであれば、１６組とメモリの幅に合わせて用
意される。図２では解りやすさの点から、１組だけ描い
てある。
力バッファ（２０９）、データ出力バッファ（２１５）
は、通常１組ではなく、４ビット幅のメモリであれば、
４組、８ビット幅のメモリであれば、８組、１６ビット
幅のメモリであれば、１６組とメモリの幅に合わせて用
意される。図２では解りやすさの点から、１組だけ描い
てある。
【０００７】メモリリードサイクルにおいては、チップ
セレクト入力端子（２０４）より入力するチップセレク
ト信号をアクティブに、ライトイネーブル入力端子（２
０５）より入力するライトイネーブル信号をノンアクテ
ィブにする。
セレクト入力端子（２０４）より入力するチップセレク
ト信号をアクティブに、ライトイネーブル入力端子（２
０５）より入力するライトイネーブル信号をノンアクテ
ィブにする。
【０００８】この時、アドレスバス（２０２）にセット
されるアドレス信号により選択される、メモリセルアレ
イ（２０８）の中のメモリセルから、データ出力端子
（２１６）データが出力される。
されるアドレス信号により選択される、メモリセルアレ
イ（２０８）の中のメモリセルから、データ出力端子
（２１６）データが出力される。
【０００９】
【発明が解決しようとする課題】しかし、前述の従来技
術では、メモリセルアレイ内のデータをすべてクリア
（ゼロにする）しようとしたときに問題が生じる。図３
により、解説すれば、チップセレクト信号（５１１）
と、ライトイネーブル信号（５１２）をアクティブに
し、データ入力（５１５）をゼロに固定して、アドレス
信号（５１３）を変えながらひとつひとつのメモリセル
にゼロを書き込んでゆくという方法でしかオールクリア
はできない。つまり、メモリセル内のデータをすべてク
リアするためには、アドレスにより指定できるメモリセ
ルの個数分のクロックだけ時間がかかるという課題を有
していた。
術では、メモリセルアレイ内のデータをすべてクリア
（ゼロにする）しようとしたときに問題が生じる。図３
により、解説すれば、チップセレクト信号（５１１）
と、ライトイネーブル信号（５１２）をアクティブに
し、データ入力（５１５）をゼロに固定して、アドレス
信号（５１３）を変えながらひとつひとつのメモリセル
にゼロを書き込んでゆくという方法でしかオールクリア
はできない。つまり、メモリセル内のデータをすべてク
リアするためには、アドレスにより指定できるメモリセ
ルの個数分のクロックだけ時間がかかるという課題を有
していた。
【００１０】そこで本発明ではこのような課題を解決す
るために、図１に示す、メモリセルアレイ（４０８）に
対応する、フラグテーブル（４０７）、クリア入力端子
（４０１）、フラグ参照ロジック（４１４）を設けた。
クリア入力端子（４０１）がアクティブになったとき、
フラグテーブルの値をすべてクリアし、ライトモードで
データを書き込む時に、アドレスバス（４０２）の示す
アドレスに対応するフラグをセットする。リードモード
では、常に、フラグを参照し、フラグがセットされてい
れば、メモリセルの内容は有効とみなされ、フラグがリ
セットの状態であれば、メモリセルの内容は無効とみな
される。つまり、フラグテーブルだけクリアすれば、メ
モリ全体をクリアしたのと等価になる。また、フラグテ
ーブルは１システムクロックでクリアできるので、メモ
リ全体を１システムクロックでクリアできることにな
る。
るために、図１に示す、メモリセルアレイ（４０８）に
対応する、フラグテーブル（４０７）、クリア入力端子
（４０１）、フラグ参照ロジック（４１４）を設けた。
クリア入力端子（４０１）がアクティブになったとき、
フラグテーブルの値をすべてクリアし、ライトモードで
データを書き込む時に、アドレスバス（４０２）の示す
アドレスに対応するフラグをセットする。リードモード
では、常に、フラグを参照し、フラグがセットされてい
れば、メモリセルの内容は有効とみなされ、フラグがリ
セットの状態であれば、メモリセルの内容は無効とみな
される。つまり、フラグテーブルだけクリアすれば、メ
モリ全体をクリアしたのと等価になる。また、フラグテ
ーブルは１システムクロックでクリアできるので、メモ
リ全体を１システムクロックでクリアできることにな
る。
【００１１】このように本発明では、従来の半導体記憶
装置に若干のハードウエアを増設することにより、従来
長時間かかっていたメモリのクリアを１システムクロッ
クで行うことを目的とする。
装置に若干のハードウエアを増設することにより、従来
長時間かかっていたメモリのクリアを１システムクロッ
クで行うことを目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体記憶装置
は、入力アドレス信号をデコードするアドレスデコーダ
と、このアドレスデコーダにより番地を指定されるメモ
リセルアレイと、このメモリセルにデータの入出力を行
う、Ｉ／Ｏポート、およびこれらの制御ロジックからな
り、読み書きが可能な半導体記憶装置において、メモリ
セルアレイの記憶ユニット毎または記憶ユニットのグル
ープ毎に、フラグビットを用意し、これにより、メモリ
セルアレイに対応するフラグテーブルを構成し、かつ、
ライトモードにおいて、アドレスデコーダにより番地を
指定されると、該当するフラグビットがセットされ、ク
リア信号が入力されると、全てのフラグビットがクリア
される手段をもつことを特徴とする。
は、入力アドレス信号をデコードするアドレスデコーダ
と、このアドレスデコーダにより番地を指定されるメモ
リセルアレイと、このメモリセルにデータの入出力を行
う、Ｉ／Ｏポート、およびこれらの制御ロジックからな
り、読み書きが可能な半導体記憶装置において、メモリ
セルアレイの記憶ユニット毎または記憶ユニットのグル
ープ毎に、フラグビットを用意し、これにより、メモリ
セルアレイに対応するフラグテーブルを構成し、かつ、
ライトモードにおいて、アドレスデコーダにより番地を
指定されると、該当するフラグビットがセットされ、ク
リア信号が入力されると、全てのフラグビットがクリア
される手段をもつことを特徴とする。
【００１３】また、請求項１の半導体記憶装置におい
て、リードモードでアドレスを指定されたときに、メモ
リセルアレイの出力を、フラグビットの出力が有意（セ
ット）であった時に有効とし、フラグビットの出力が無
効（クリア）の時には、無効または零とする手段を持つ
ことを特徴とする。
て、リードモードでアドレスを指定されたときに、メモ
リセルアレイの出力を、フラグビットの出力が有意（セ
ット）であった時に有効とし、フラグビットの出力が無
効（クリア）の時には、無効または零とする手段を持つ
ことを特徴とする。
【００１４】
【実施例】以下、実施例により本発明の詳細を示す。
【００１５】図１は本発明の構成を示すブロック図であ
る。本実施例では、８×８の６４バイト、深さ８ビット
で５１２ビットの半導体記憶装置を構成した。
る。本実施例では、８×８の６４バイト、深さ８ビット
で５１２ビットの半導体記憶装置を構成した。
【００１６】本実施例の半導体記憶装置は、アドレスデ
コーダ（４０６）、メモリセルアレイ（４０８）、Ｉ／
Ｏポート（４１２）と、データ入力バッファ（４０
９）、チップセレクト入力バッファ（４１０）、ライト
イネーブル入力バッファ（４１１）、データ出力バッフ
ァ（４１５）などの、Ｉ／Ｏバッファ類と、入出力制御
ロジックおよび、フラグテーブル（４０７）、フラグ参
照ロジック（４１４）より構成される。
コーダ（４０６）、メモリセルアレイ（４０８）、Ｉ／
Ｏポート（４１２）と、データ入力バッファ（４０
９）、チップセレクト入力バッファ（４１０）、ライト
イネーブル入力バッファ（４１１）、データ出力バッフ
ァ（４１５）などの、Ｉ／Ｏバッファ類と、入出力制御
ロジックおよび、フラグテーブル（４０７）、フラグ参
照ロジック（４１４）より構成される。
【００１７】クリア入力端子（４０１）がアクティブに
なったとき、フラグテーブルの値をすべてクリアし、ラ
イトモードでデータを書き込む時に、アドレスバス（４
０２）の示すアドレスに対応するフラグをセットする。
なったとき、フラグテーブルの値をすべてクリアし、ラ
イトモードでデータを書き込む時に、アドレスバス（４
０２）の示すアドレスに対応するフラグをセットする。
【００１８】リードモードでは、常に、フラグを参照
し、フラグがセットされていれば、メモリセルの内容は
有効とみなされ、フラグがリセットの状態であれば、メ
モリセルの内容は無効とみなされる。つまり、フラグテ
ーブルだけクリアすれば、メモリ全体をクリアしたのと
等価になる。また、フラグテーブルは１システムクロッ
クでクリアできるので、メモリ全体を１システムクロッ
クでクリアできることになる。
し、フラグがセットされていれば、メモリセルの内容は
有効とみなされ、フラグがリセットの状態であれば、メ
モリセルの内容は無効とみなされる。つまり、フラグテ
ーブルだけクリアすれば、メモリ全体をクリアしたのと
等価になる。また、フラグテーブルは１システムクロッ
クでクリアできるので、メモリ全体を１システムクロッ
クでクリアできることになる。
【００１９】メモリセルアレイ（２０８）と、データ入
力バッファ（２０９）、データ入力バッファ（２０
９）、データ出力バッファ（２１５）は、１組ではな
く、８ビット幅のメモリで８組用意される。図１では解
りやすさの点から、１組だけ描いてある。
力バッファ（２０９）、データ入力バッファ（２０
９）、データ出力バッファ（２１５）は、１組ではな
く、８ビット幅のメモリで８組用意される。図１では解
りやすさの点から、１組だけ描いてある。
【００２０】アドレスが、メモリセルアレイ（４０８）
に対応する、フラグテーブル（４０７）を持つが、フラ
グテーブルのフラグは、メモリセルの１バイトにつき１
ビット対応して、用意される。
に対応する、フラグテーブル（４０７）を持つが、フラ
グテーブルのフラグは、メモリセルの１バイトにつき１
ビット対応して、用意される。
【００２１】この様子を図７の、フラグテーブルクリア
方式の概念図に示す。メモリセルアレイ（４３１）は、
カラムアドレスデコーダ（４３２）と、ロウアドレスデ
コーダ（４３３）によりアドレス指定され、該当したバ
イトデータが操作されるが、バイトデータにかならず対
応したフラグビットが、フラグテーブル（４３０）内に
存在し、同時に操作または参照の対象になる。図７で
は、フラグテーブル（４３０）と、メモリセルアレイ
（４３１）上の同じ番号同士が対応する。例えば、１バ
イトのデータ（４３４）は、フラグ（４３５）に対応
し、また、１バイトのデータ（４３７）は、フラグ（４
３６）に対応する。
方式の概念図に示す。メモリセルアレイ（４３１）は、
カラムアドレスデコーダ（４３２）と、ロウアドレスデ
コーダ（４３３）によりアドレス指定され、該当したバ
イトデータが操作されるが、バイトデータにかならず対
応したフラグビットが、フラグテーブル（４３０）内に
存在し、同時に操作または参照の対象になる。図７で
は、フラグテーブル（４３０）と、メモリセルアレイ
（４３１）上の同じ番号同士が対応する。例えば、１バ
イトのデータ（４３４）は、フラグ（４３５）に対応
し、また、１バイトのデータ（４３７）は、フラグ（４
３６）に対応する。
【００２２】具体的な構成を説明する。
【００２３】図５は、フラグテーブル入力部の構成図で
ある。
ある。
【００２４】アドレス入力端子（３２７）より入力され
た６ビットのアドレス信号は、アドレスデコーダ（３２
８）によりデコードされ、対応するメモリセルに６４本
の選択信号として送られる。（アドレスデコーダ（３２
８）は、カラムアドレスデコーダ、ロウアドレスデコー
ダを含む。）同時に、フラグテーブルにも、反転バッフ
ァ（３２９）（３３０）（３３１）・・・を介して送ら
れる。
た６ビットのアドレス信号は、アドレスデコーダ（３２
８）によりデコードされ、対応するメモリセルに６４本
の選択信号として送られる。（アドレスデコーダ（３２
８）は、カラムアドレスデコーダ、ロウアドレスデコー
ダを含む。）同時に、フラグテーブルにも、反転バッフ
ァ（３２９）（３３０）（３３１）・・・を介して送ら
れる。
【００２５】フラグテーブルは、ＲＳフリップフロップ
（３３４）、（３３５）、（３３６）・・・に示される
６４個のＲＳフリップフロップで構成される。
（３３４）、（３３５）、（３３６）・・・に示される
６４個のＲＳフリップフロップで構成される。
【００２６】あるアドレス選択信号がライトモードでア
クティブになった時、対応するＲＳフリップフロップは
セットされる。
クティブになった時、対応するＲＳフリップフロップは
セットされる。
【００２７】また、クリア信号がアクティブになったと
きは、まわりの状況の如何にかかわらず、６４個すべて
のフリップフロップがクリアされる。
きは、まわりの状況の如何にかかわらず、６４個すべて
のフリップフロップがクリアされる。
【００２８】さらに、アドレス選択信号がリードモード
でアクティブになった時、対応するＲＳフリップフロッ
プの内容は、選択器（３３９）を介して、フラグ出力端
子（３４０）に出力される。
でアクティブになった時、対応するＲＳフリップフロッ
プの内容は、選択器（３３９）を介して、フラグ出力端
子（３４０）に出力される。
【００２９】図６は、８ビットＩ／Ｏポートの構成図で
ある。
ある。
【００３０】フラグ出力はフラグテーブルＩ／Ｏポート
（３７０）より出力され、メモリセルＩ／Ｏポート０
（３７１）〜メモリセルＩ／Ｏポート７（３７８）の出
力と、フラグ参照ロジック（３８０）に入力される。本
実施例では、フラグ参照ロジック（３８０）はＮＡＮＤ
ゲートで構成され、フラグ出力がアクティブの時のみデ
ータを出力し、フラグ出力がノンアクティブの時は、０
を出力する。
（３７０）より出力され、メモリセルＩ／Ｏポート０
（３７１）〜メモリセルＩ／Ｏポート７（３７８）の出
力と、フラグ参照ロジック（３８０）に入力される。本
実施例では、フラグ参照ロジック（３８０）はＮＡＮＤ
ゲートで構成され、フラグ出力がアクティブの時のみデ
ータを出力し、フラグ出力がノンアクティブの時は、０
を出力する。
【００３１】図４は、実施例のメモリクリアサイクルの
タイミング図である。メモリクリアモードでは、チップ
セレクト信号（５０１）がアクティブで、クリア信号
（５０３）がアクティブになったとき、ライトイネーブ
ル信号（５０２）、アドレス信号（５０４）の如何にか
かわらず、フラグテーブルをクリアできる。クリアに要
する時間は１クロックである。
タイミング図である。メモリクリアモードでは、チップ
セレクト信号（５０１）がアクティブで、クリア信号
（５０３）がアクティブになったとき、ライトイネーブ
ル信号（５０２）、アドレス信号（５０４）の如何にか
かわらず、フラグテーブルをクリアできる。クリアに要
する時間は１クロックである。
【００３２】また、フラグテーブルだけクリアすれば、
メモリ全体をクリアしたのと等価になるので、メモリ全
体を１システムクロックでクリアできることになる。
メモリ全体をクリアしたのと等価になるので、メモリ全
体を１システムクロックでクリアできることになる。
【００３３】このように本発明では、従来の半導体記憶
装置に若干のハードウエアを増設することにより、従来
長時間かかっていたメモリのクリアをきわめて短時間に
行うことができた。
装置に若干のハードウエアを増設することにより、従来
長時間かかっていたメモリのクリアをきわめて短時間に
行うことができた。
【００３４】
【発明の効果】本発明では、メモリセルアレイに対応す
る、フラグテーブル、クリア入力端子、フラグ参照ロジ
ックを設け、クリア入力端子がアクティブになったと
き、フラグテーブルの値をすべてクリアする。次にライ
トモードでデータを書き込む時に、アドレスバスの示す
アドレスに対応するフラグをセットする。リードモード
では、常に、フラグを参照し、フラグがセットされてい
れば、メモリセルの内容は有効とみなされ、フラグがリ
セットの状態であれば、メモリセルの内容は無効とみな
す。フラグテーブルだけクリアすれば、メモリ全体をク
リアしたのと等価になる。フラグテーブルは１システム
クロックでクリアできるので、メモリ全体を１システム
クロックでクリアできることになる。
る、フラグテーブル、クリア入力端子、フラグ参照ロジ
ックを設け、クリア入力端子がアクティブになったと
き、フラグテーブルの値をすべてクリアする。次にライ
トモードでデータを書き込む時に、アドレスバスの示す
アドレスに対応するフラグをセットする。リードモード
では、常に、フラグを参照し、フラグがセットされてい
れば、メモリセルの内容は有効とみなされ、フラグがリ
セットの状態であれば、メモリセルの内容は無効とみな
す。フラグテーブルだけクリアすれば、メモリ全体をク
リアしたのと等価になる。フラグテーブルは１システム
クロックでクリアできるので、メモリ全体を１システム
クロックでクリアできることになる。
【００３５】このように本発明では、従来の半導体記憶
装置に若干のハードウエアを増設することにより、従来
長時間かかっていたメモリのクリアをきわめて短時間に
行うことをができるという効果を有する。
装置に若干のハードウエアを増設することにより、従来
長時間かかっていたメモリのクリアをきわめて短時間に
行うことをができるという効果を有する。
【図１】本発明の実施例１の構成を示すブロック図。
【図２】従来例の構成を示すブロック図。
【図３】従来例のメモリクリアサイクルのタイミング
図。
図。
【図４】実施例のメモリクリアサイクルのタイミング
図。
図。
【図５】フラグテーブル入力部の構成図。
【図６】８ビットＩ／Ｏポートの構成図。
【図７】フラグテーブルクリア方式の概念図。
２０２ アドレスバス ２０３ データ入力端子 ２０４ チップセレクト入力端子 ２０５ ライトイネーブル入力端子 ２０６ アドレスデコーダ ２０８ メモリセルアレイ ２０９ データ入力バッファ ２１０ チップセレクト入力バッファ ２１１ ライトイネーブル入力バッファ ２１２ Ｉ／Ｏポート ２１３ 入出力制御ロジック ２１５ データ出力バッファ ２１６ データ出力端子 ３２６ クリア信号入力端子 ３２７ アドレス入力端子 ３２８ アドレスデコーダ ３２９ 反転バッファ ３３０ 反転バッファ ３３１ 反転バッファ ３３２ 反転バッファ ３３３ 反転バッファ ３３４ ＲＳフリップフロップ ３３５ ＲＳフリップフロップ ３３６ ＲＳフリップフロップ ３３７ ＲＳフリップフロップ ３３８ ＲＳフリップフロップ ３３９ 選択器 ３４０ フラグ出力端子 ３７０ フラグテーブルＩ／Ｏポート ３７１ メモリセルＩ／Ｏポート０ ３７２ メモリセルＩ／Ｏポート１ ３７３ メモリセルＩ／Ｏポート２ ３７４ メモリセルＩ／Ｏポート３ ３７５ メモリセルＩ／Ｏポート４ ３７６ メモリセルＩ／Ｏポート５ ３７７ メモリセルＩ／Ｏポート６ ３７８ メモリセルＩ／Ｏポート７ ３８０ フラグ参照ロジック ３９０ 出力バッファ ３９９ データ出力 ４０１ クリア入力端子 ４０２ アドレスバス ４０３ データ入力端子 ４０４ チップセレクト入力端子 ４０５ ライトイネーブル入力端子 ４０６ アドレスデコーダ ４０７ フラグテーブル ４０８ メモリセルアレイ ４０９ データ入力バッファ ４１０ チップセレクト入力バッファ ４１１ ライトイネーブル入力バッファ ４１２ Ｉ／Ｏポート ４１３ 入出力制御ロジック ４１４ フラグ参照ロジック ４１５ データ出力バッファ ４１６ データ出力端子 ４３０ フラグテーブル ４３１ メモリセルアレイ ４３２ カラムアドレスデコーダ ４３３ ロウアドレスデコーダ ４３４ １バイトのデータ ４３５ フラグ ４３６ １バイトのデータ ４３７ フラグ ５０１ チップセレクト信号 ５０２ ライトイネーブル信号 ５０３ クリア信号 ５０４ アドレス信号 ５０５ データ信号 ５１１ チップセレクト信号 ５１２ ライトイネーブル信号 ５１３ アドレス信号 ５１４ データ信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/401 6741−5Ｌ Ｇ１１Ｃ 11/34 ３７１ Ｅ
Claims (2)
- 【請求項１】入力アドレス信号をデコードするアドレス
デコーダと、このアドレスデコーダにより番地を指定さ
れるメモリセルアレイと、このメモリセルにデータの入
出力を行う、Ｉ／Ｏポート、およびこれらの制御ロジッ
クからなり、読み書きが可能な半導体記憶装置におい
て、メモリセルアレイの記憶ユニット毎または記憶ユニ
ットのグループ毎に、フラグビットを用意し、これによ
り、メモリセルアレイに対応するフラグテーブルを構成
し、かつ、ライトモードにおいて、アドレスデコーダに
より番地を指定されると、該当するフラグビットがセッ
トされ、クリア信号が入力されると、全てのフラグビッ
トがクリアされる手段をもつことを特徴とする半導体記
憶装置。 - 【請求項２】請求項１の半導体記憶装置において、リー
ドモードでアドレスを指定されたときに、メモリセルア
レイの出力を、フラグビットの出力が有意（セット）で
あった時に有効とし、フラグビットの出力が無効（クリ
ア）の時には、無効またはゼロとする手段を持つことを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4199735A JPH0644786A (ja) | 1992-07-27 | 1992-07-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4199735A JPH0644786A (ja) | 1992-07-27 | 1992-07-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0644786A true JPH0644786A (ja) | 1994-02-18 |
Family
ID=16412758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4199735A Pending JPH0644786A (ja) | 1992-07-27 | 1992-07-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644786A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08216950A (ja) * | 1995-02-09 | 1996-08-27 | O G K Giken Kk | 自転車用フェンダ、及び、自転車 |
-
1992
- 1992-07-27 JP JP4199735A patent/JPH0644786A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08216950A (ja) * | 1995-02-09 | 1996-08-27 | O G K Giken Kk | 自転車用フェンダ、及び、自転車 |
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