JPS6155755A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPS6155755A JPS6155755A JP59177653A JP17765384A JPS6155755A JP S6155755 A JPS6155755 A JP S6155755A JP 59177653 A JP59177653 A JP 59177653A JP 17765384 A JP17765384 A JP 17765384A JP S6155755 A JPS6155755 A JP S6155755A
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数のバイトにより1つのチェック・ブロ
ックを構成し各チェック・ブロックに対するエラー・チ
ェック・コードを格納する領域を有する主メモリ装置と
この主メモリ装置が格納するデータの一部の写しを格納
するキャッシュ・メモリ装置とを制御するメモリ制御装
置に関するものである。
ックを構成し各チェック・ブロックに対するエラー・チ
ェック・コードを格納する領域を有する主メモリ装置と
この主メモリ装置が格納するデータの一部の写しを格納
するキャッシュ・メモリ装置とを制御するメモリ制御装
置に関するものである。
第3図は従来のこの種のメモリ制御装置の一例の概要を
示すブロック図であり、図において山は中央処理装置(
以下CPUという)、12+はキャッシュ・メモリ装置
(以下0巴という)、(31は主メモリ装置(以下MM
Uという)であシ、MMU+31は説明を簡略化するた
めに1つのチェック・ブロックは2バイトで構成され、
この2バイトに対するパリティ・ビットを格納する1ビ
ツトを有するものとする。(41はアドレス・バス(以
下ADRという)、(5a)、(5b)はそれぞれデー
タ・バスの上位バイト用のもの(以下DBUとい5)と
下位バイト用のもの(以下DBLという)、(6a)、
(6b)はそれぞれMMU +31の内容の一部の写し
を実際に格納しておくデータ・アレイの上位バイト用の
もの(以下DAYUという)と下位バイト用のもの(以
下DAYL)という)、(7a)、(7b)はそれぞれ
実際にデータ全格納するメモリ・アレイの上位バイト用
のもの(以下RAMUというンと下位バイト用のもの(
以下RAMLと・ハう)、(7C)はパリティ・ビット
を格納するメモリ・アレイ(以下RAMPという)、(
8a)。
示すブロック図であり、図において山は中央処理装置(
以下CPUという)、12+はキャッシュ・メモリ装置
(以下0巴という)、(31は主メモリ装置(以下MM
Uという)であシ、MMU+31は説明を簡略化するた
めに1つのチェック・ブロックは2バイトで構成され、
この2バイトに対するパリティ・ビットを格納する1ビ
ツトを有するものとする。(41はアドレス・バス(以
下ADRという)、(5a)、(5b)はそれぞれデー
タ・バスの上位バイト用のもの(以下DBUとい5)と
下位バイト用のもの(以下DBLという)、(6a)、
(6b)はそれぞれMMU +31の内容の一部の写し
を実際に格納しておくデータ・アレイの上位バイト用の
もの(以下DAYUという)と下位バイト用のもの(以
下DAYL)という)、(7a)、(7b)はそれぞれ
実際にデータ全格納するメモリ・アレイの上位バイト用
のもの(以下RAMUというンと下位バイト用のもの(
以下RAMLと・ハう)、(7C)はパリティ・ビット
を格納するメモリ・アレイ(以下RAMPという)、(
8a)。
(8b)はそれぞれ上位バイト用のセレクタ(以下5E
LUという)と下位バイト用のセレクタ(以下S EL
Lという)、(9a)、(9b)はそれぞれ上位バイト
用のレジスタ(以下REGUという)と下位バイト用の
レジスタ(以下REGLと“いう)、αQはパリティ・
ビット生成器(以下PGという)、Uはパリティ・エラ
ー判定器(以下PCという)である。
LUという)と下位バイト用のセレクタ(以下S EL
Lという)、(9a)、(9b)はそれぞれ上位バイト
用のレジスタ(以下REGUという)と下位バイト用の
レジスタ(以下REGLと“いう)、αQはパリティ・
ビット生成器(以下PGという)、Uはパリティ・エラ
ー判定器(以下PCという)である。
第4図は第3図に示すメモリ制御装置のデータ・バスの
制御部の詳細な構成を示すブロック図であり、書込み動
作に関係する部分のみを示し、読出し動作など他の動作
に関係する部分は省略しである。
制御部の詳細な構成を示すブロック図であり、書込み動
作に関係する部分のみを示し、読出し動作など他の動作
に関係する部分は省略しである。
図においてtll 、 +21 、 (31、(5a)
、(5b)、(8a)、(8b)。
、(5b)、(8a)、(8b)。
(1Gは第3図の同一符号と同一部分を示し、(12a
)。
)。
(12b)はそれぞれCPU Iυが出す書込み要求信
号の上位バイト用のもの(以下WRUという)と下位バ
イト用のもの(以下WRLという)、(13tri C
P Ut1+が出す読出し要求信号(以下RDという)
、(14a)。
号の上位バイト用のもの(以下WRUという)と下位バ
イト用のもの(以下WRLという)、(13tri C
P Ut1+が出す読出し要求信号(以下RDという)
、(14a)。
(14b) fiそれぞれCPU tllがデータをデ
ータ・バス(5a)、(5b)に流すためのトライ・ス
テートのドライバで、読出し処理以外のときはデータを
データ・バス(5a)、(5b)に流すようにRL)
(131で制御されている。(至)はCPU山が指定し
たアドレスのMMU山の内容の写し’t CAM +2
1のDAYU(6a)、DAYL(6b)が格納してい
るときに真になる信号(以下)fITという)、(16
a)、(16b)はそれぞれCAM +21がDAYU
(6a )、DAYL (6b)が格納するデータ’t
DBU (5a)、DBL(5b )に流すためのト
ライ・ステートのドライバで、読出し動作でかつHIT
(2)が真のときだけDAYU(6a)、DAYL(6
b)が格納するデータt DBU (5a) 、DBL
(5b)に流す。鰭は論理回路、5ELU(8a)はW
RU(12a)が真のときは”1#側(すなわちDBU
(5a))を選択し、WRU(12a)が偽のときは′
″0#側(すなわちREGU(9a) ) k選択して
、RAMU (7a )及びPG(10)へ流す。5E
LL(8b)も同様の選択動作を行う。
ータ・バス(5a)、(5b)に流すためのトライ・ス
テートのドライバで、読出し処理以外のときはデータを
データ・バス(5a)、(5b)に流すようにRL)
(131で制御されている。(至)はCPU山が指定し
たアドレスのMMU山の内容の写し’t CAM +2
1のDAYU(6a)、DAYL(6b)が格納してい
るときに真になる信号(以下)fITという)、(16
a)、(16b)はそれぞれCAM +21がDAYU
(6a )、DAYL (6b)が格納するデータ’t
DBU (5a)、DBL(5b )に流すためのト
ライ・ステートのドライバで、読出し動作でかつHIT
(2)が真のときだけDAYU(6a)、DAYL(6
b)が格納するデータt DBU (5a) 、DBL
(5b)に流す。鰭は論理回路、5ELU(8a)はW
RU(12a)が真のときは”1#側(すなわちDBU
(5a))を選択し、WRU(12a)が偽のときは′
″0#側(すなわちREGU(9a) ) k選択して
、RAMU (7a )及びPG(10)へ流す。5E
LL(8b)も同様の選択動作を行う。
次に動作について説明する。第5図は通常の2バイトの
書込み動作のデータの流れを示すブロック図であり、第
3図と同一の符号は同一の部分を示す。
書込み動作のデータの流れを示すブロック図であり、第
3図と同一の符号は同一の部分を示す。
CPU (IIはDBU(5a)とDBL (sb)に
データを流し、ADR14+にアドレスを流す。MMU
(311d RAMU(7a)とRAML(7b)の指
定されたアドレスにDBU(5a)とDBL(5b)上
のあわせて2バイトのデータを格納する。同時に該2バ
イトのデータからPG(lのがパリティ°ビットを生成
してRAMP (7c )に格納する。
データを流し、ADR14+にアドレスを流す。MMU
(311d RAMU(7a)とRAML(7b)の指
定されたアドレスにDBU(5a)とDBL(5b)上
のあわせて2バイトのデータを格納する。同時に該2バ
イトのデータからPG(lのがパリティ°ビットを生成
してRAMP (7c )に格納する。
CAM +21は、指定されたアドレスのMMUI3の
内容の写しをすでにDAYU(6a)、 DAYL(6
b) 力保持しているかどうかを利足し、保持している
とき(以下ヒツトという)は、保持している内容’t
DBU(5a) 、DBL(5b)から取シ込んだ2バ
イトのデータに変更する。ヒツトしていないときは、何
もしない。
内容の写しをすでにDAYU(6a)、 DAYL(6
b) 力保持しているかどうかを利足し、保持している
とき(以下ヒツトという)は、保持している内容’t
DBU(5a) 、DBL(5b)から取シ込んだ2バ
イトのデータに変更する。ヒツトしていないときは、何
もしない。
ところが、CPU +IJが上位バイトだけかあるいは
下位バイトだけの書込みを要求した場合は、パリティ・
ビット生成の都合上、動作が複雑になる。
下位バイトだけの書込みを要求した場合は、パリティ・
ビット生成の都合上、動作が複雑になる。
第6図とオフ図は1つのバイトのみの書込み動作のデー
タの流れを示すブロック図であり、第3図と同一の符号
は同一の部分を示す。ここでは上位バイトだけの書込み
動作上側にとって説明するが、下位バイトだけの畳込み
動作でも同様である。
タの流れを示すブロック図であり、第3図と同一の符号
は同一の部分を示す。ここでは上位バイトだけの書込み
動作上側にとって説明するが、下位バイトだけの畳込み
動作でも同様である。
CPU (11はDBU (5a)にデータ全格納し、
ADR+41にアドレスを流す。下位バイトにはデータ
を流す必要がないので、DBL (5b) Kは意味の
ないデータを流す。M M U +31は、DBU(5
a)上のデータだけではパリティ・ビットを生成するこ
とができない。そこで、まず、指定されたアドレスのR
AML(7b)の内容を読出し、一旦、IGL(9b)
に保管する。その後、5ELU(8a)はDBU(5a
)上のデータを選択し、5ELL(8b)は1(EGL
(9b)上のデータを選択するので、RAMU (7a
)はDBU(5a)上にCPU (IIが書込みデー
タとして流したものを取り込み、RAML (7b )
は既にRAML(7b)が保持していたデータ金再びそ
のまま取り込むことになる。
ADR+41にアドレスを流す。下位バイトにはデータ
を流す必要がないので、DBL (5b) Kは意味の
ないデータを流す。M M U +31は、DBU(5
a)上のデータだけではパリティ・ビットを生成するこ
とができない。そこで、まず、指定されたアドレスのR
AML(7b)の内容を読出し、一旦、IGL(9b)
に保管する。その後、5ELU(8a)はDBU(5a
)上のデータを選択し、5ELL(8b)は1(EGL
(9b)上のデータを選択するので、RAMU (7a
)はDBU(5a)上にCPU (IIが書込みデー
タとして流したものを取り込み、RAML (7b )
は既にRAML(7b)が保持していたデータ金再びそ
のまま取り込むことになる。
ま九、RAMP (7c )は、CPU山が流したデー
タと既にRAML (7b )が保持していたデータか
らPG(10)が生成したパリティ・ビット金取シ込む
ことになる。以上のようにして、上位バイトだけの書込
み動作でも、常に正しいパリティ・ビットt−RAMP
(7c)に保持させることができる。
タと既にRAML (7b )が保持していたデータか
らPG(10)が生成したパリティ・ビット金取シ込む
ことになる。以上のようにして、上位バイトだけの書込
み動作でも、常に正しいパリティ・ビットt−RAMP
(7c)に保持させることができる。
CAMI21は、ヒツトした場合はDAYU(6a)の
内容だけを変更し、 DAYL(6b)の内容を変更せ
ず、ヒツトしなかった場合はDAYU(6a)の内容も
変更しない。
内容だけを変更し、 DAYL(6b)の内容を変更せ
ず、ヒツトしなかった場合はDAYU(6a)の内容も
変更しない。
上記のような従来のメモリ制御装置では、1バイトだけ
の書込み動作の場合、例えば、上位バイトだけの書込み
動作の場合、パリティ・ビット生成のために、RAMU
(7a)への書込み動作の前にRAML(7b)から下
位バイトの内容を読出さなければならず、この処理に余
計な時間が費やされるという問題点があった。
の書込み動作の場合、例えば、上位バイトだけの書込み
動作の場合、パリティ・ビット生成のために、RAMU
(7a)への書込み動作の前にRAML(7b)から下
位バイトの内容を読出さなければならず、この処理に余
計な時間が費やされるという問題点があった。
この発明に係るメモリ制御装置は、例えば第3図ニ示す
ようなメモリ装置の構成において、1バイト(上位バイ
トと仮定する)だけの書込み動作の場合、CAM +2
1の内容にヒツトしたときには、指定されたアドレスの
MMU+31の下位バイトの内容の写しを0頭(2)の
DAYL(6b)から読出す手段と、CPUtllがD
BU(5a)に流した上位バイトのデータとCAM12
1のDAYL(6b)から読出した下位バイトのデータ
からパリティ・ビットを生成する手段をもたせたもので
ある。
ようなメモリ装置の構成において、1バイト(上位バイ
トと仮定する)だけの書込み動作の場合、CAM +2
1の内容にヒツトしたときには、指定されたアドレスの
MMU+31の下位バイトの内容の写しを0頭(2)の
DAYL(6b)から読出す手段と、CPUtllがD
BU(5a)に流した上位バイトのデータとCAM12
1のDAYL(6b)から読出した下位バイトのデータ
からパリティ・ビットを生成する手段をもたせたもので
ある。
例えば、第3図に示すようなメモリ装置の構成において
、上位バイトだけの書込み動作の場合、CAM121の
内容にヒツトしたときにはCAM12+のDAYL(6
b)から指示されたアドレスのMMU+31の下位バイ
トの内容の写しを読出し、この読出したデータとCPU
tllがDBU(5a)に流したデータからパリティ・
ビットを生成し、MMU(31のRAML (7b)
から読出すことなく、1バイトだけの書込み動作を高
速に処理する。
、上位バイトだけの書込み動作の場合、CAM121の
内容にヒツトしたときにはCAM12+のDAYL(6
b)から指示されたアドレスのMMU+31の下位バイ
トの内容の写しを読出し、この読出したデータとCPU
tllがDBU(5a)に流したデータからパリティ・
ビットを生成し、MMU(31のRAML (7b)
から読出すことなく、1バイトだけの書込み動作を高
速に処理する。
第1図はこの発明の一実施例を示すブロック図であり、
図において!11 、121 、 (31、(5a)、
(5b)、(8a)。
図において!11 、121 、 (31、(5a)、
(5b)、(8a)。
(8b)、(10)、(12a)、(12b)、 (1
3、(14a)、(14b)、(15) 。
3、(14a)、(14b)、(15) 。
(16a)、(16b)は第4図の同一符号と同一また
は相当する部分を示し、(18a)、(18b)、(1
9a)、(19b)。
は相当する部分を示し、(18a)、(18b)、(1
9a)、(19b)。
(20a)、(20b)は論理回路である。
CPUIIIはWRU(12a)が真のときのみデータ
tDBU(5a )に流し、WRL(12b)が真ノド
きノミデータをDBL(5b)に流す。CAM+21F
i、RD (13)が真で且つHIT (15)が真−
ρときに、ドライバ(16a) 。
tDBU(5a )に流し、WRL(12b)が真ノド
きノミデータをDBL(5b)に流す。CAM+21F
i、RD (13)が真で且つHIT (15)が真−
ρときに、ドライバ(16a) 。
(16b)がともにDAYU(6a) 、 DAYL(
6b)が保持するデータをDBU(5a) 、 DBL
(5b)に流す。また、書込み動作では、wRU(12
a)が偽で且つHIT(ロ)が真のときにドライバ(1
6a)がDAYU (6a )が保持するデータ’(D
BU(5a)に流し、WRL(12b)が偽で且ツHI
TC152>”真(D (!: t! K t’ 5
イ/< (16b) カDAYL(6b)が保持するデ
ータt” DBL(5b)に流す。すなわち、CPUt
l)は書込みデータだけをデータ・バス(5a)。
6b)が保持するデータをDBU(5a) 、 DBL
(5b)に流す。また、書込み動作では、wRU(12
a)が偽で且つHIT(ロ)が真のときにドライバ(1
6a)がDAYU (6a )が保持するデータ’(D
BU(5a)に流し、WRL(12b)が偽で且ツHI
TC152>”真(D (!: t! K t’ 5
イ/< (16b) カDAYL(6b)が保持するデ
ータt” DBL(5b)に流す。すなわち、CPUt
l)は書込みデータだけをデータ・バス(5a)。
(5b) K流し、CAM+21は、ヒツトしたときに
書込みデータが流れていないデータ・バス(5a)、(
5b)にデータ・アレイ(6a)、(6b)が保持する
データを流すことになる。
書込みデータが流れていないデータ・バス(5a)、(
5b)にデータ・アレイ(6a)、(6b)が保持する
データを流すことになる。
MMUt31では、H1情が真であれば、上位バイト、
下位バイトともにデータ・バス(5a)、(5b)上の
データを選択し、さらに、WRU(12a)が真であれ
ば、上位バイトにDBL (5a)上のデータを選択し
、 WRL(12b)が真であれば、下位バイトにD
B L (5b、)上のデータを選択する。すなわち、
CPUIIIまたはCAIVI(2)のいずれかがデー
タ・バス(5a)、(5b)にデータを流しているかぎ
り、MMU131はデータ・バス(5a)。
下位バイトともにデータ・バス(5a)、(5b)上の
データを選択し、さらに、WRU(12a)が真であれ
ば、上位バイトにDBL (5a)上のデータを選択し
、 WRL(12b)が真であれば、下位バイトにD
B L (5b、)上のデータを選択する。すなわち、
CPUIIIまたはCAIVI(2)のいずれかがデー
タ・バス(5a)、(5b)にデータを流しているかぎ
り、MMU131はデータ・バス(5a)。
(5b)上のデータを選択し、その他の場合は、従来ど
おシメモリ・アレイ(7a)、(7b)から読出し、レ
ジスタ(9a)、(9b)に一時格納したデータを選択
することとなる。
おシメモリ・アレイ(7a)、(7b)から読出し、レ
ジスタ(9a)、(9b)に一時格納したデータを選択
することとなる。
次に動作について説明する。2バイトの書込み動作及び
1バイトだけの書込み動作であってもCAM +21の
内容にヒツトしない場合は、従来の装置と同じ動作をす
るので、1バイトだけの書込み動作で且つCAM+21
の内容にヒツトする場合について説明する。
1バイトだけの書込み動作であってもCAM +21の
内容にヒツトしない場合は、従来の装置と同じ動作をす
るので、1バイトだけの書込み動作で且つCAM+21
の内容にヒツトする場合について説明する。
第2図はこの発明の一実施例における書込み動作のデー
タの流れ金示すブロック図であシ、第3図と同一符号は
同一または相当する部分を示す。
タの流れ金示すブロック図であシ、第3図と同一符号は
同一または相当する部分を示す。
ここでは上記の説明と同様に、上位バイトだけの書込み
動作の例について説明する。
動作の例について説明する。
CPU fil fi WRU(12a)のみを真にし
てDBU(5a)にデータ金泥す。WRL(12b、l
が偽であるのでDBL(5b)にはデータが流れない。
てDBU(5a)にデータ金泥す。WRL(12b、l
が偽であるのでDBL(5b)にはデータが流れない。
この時DBU(5a)に流したデータがCAMt31の
内容にヒツトすると、)LIT(11が真になり、且つ
、WRL(12b)が偽なので、DBL(5b )にD
AYL(6b ) が保持するデータが流れる。すな
わち、DBL(5b ) にはM M U 131の指
定されたアドレ不の内容の写しの下位バイト分が流れる
。
内容にヒツトすると、)LIT(11が真になり、且つ
、WRL(12b)が偽なので、DBL(5b )にD
AYL(6b ) が保持するデータが流れる。すな
わち、DBL(5b ) にはM M U 131の指
定されたアドレ不の内容の写しの下位バイト分が流れる
。
MM U +31では、SEL’U(8a ) u W
RU(12a)が真であるのでDBU(5a)上のデー
タを選択し、5ELL(12b)は’fHT (15が
真であるのでDBI、(5b)上のデータを選択する。
RU(12a)が真であるのでDBU(5a)上のデー
タを選択し、5ELL(12b)は’fHT (15が
真であるのでDBI、(5b)上のデータを選択する。
すなわち、MMU +31のRAMU (7a )には
CPU+11が流した書込みデータが格納され、 RA
ML(7b)にはDAYL(6b)が保持していたRA
ML(7b )の内容の写しがそのまま格納され、さら
に、CPU(1)の流した該データとDAYL(6b)
に保持されていたRAML (7b )の内容の写しの
該データからパリティ・ビットが生成され、RAMP
(7c )に格納される。
CPU+11が流した書込みデータが格納され、 RA
ML(7b)にはDAYL(6b)が保持していたRA
ML(7b )の内容の写しがそのまま格納され、さら
に、CPU(1)の流した該データとDAYL(6b)
に保持されていたRAML (7b )の内容の写しの
該データからパリティ・ビットが生成され、RAMP
(7c )に格納される。
以上のようにして、パリティ・ビットの生成のため、下
位バイトのデータ’i RAML(7b )から読出し
て使うのでなく、DAYL(6b)に保持していた下゛
位バイトのデータ写しを使うことにより、RAML(
7b)からの読出しが不要になり、高速に書込み動作を
処理することができる。
位バイトのデータ’i RAML(7b )から読出し
て使うのでなく、DAYL(6b)に保持していた下゛
位バイトのデータ写しを使うことにより、RAML(
7b)からの読出しが不要になり、高速に書込み動作を
処理することができる。
なお、上記実施例では説明全簡略化するために。
データ幅が2バイトで、上位バイトと下位バイトに独立
に書込むことが可能で、2バイトに対して1ビツトのパ
リティ・ビットをもつものを制御するメモリ制御装置に
ついて説明したが、3以上の複数のバイトによって1つ
のチェック・ブロックを構成する場合にも同様の効果を
奏する。また、パリティ・ビットの代シに他のエラー・
チェック・コードが使用される場合でも、該エラー・チ
ェック・コードが複数のバイトの内容に対して決まるも
のであれば同様の効果を奏する。さらに、上記実施例で
はデータ・バスのドライバ(14a)、(14b)。
に書込むことが可能で、2バイトに対して1ビツトのパ
リティ・ビットをもつものを制御するメモリ制御装置に
ついて説明したが、3以上の複数のバイトによって1つ
のチェック・ブロックを構成する場合にも同様の効果を
奏する。また、パリティ・ビットの代シに他のエラー・
チェック・コードが使用される場合でも、該エラー・チ
ェック・コードが複数のバイトの内容に対して決まるも
のであれば同様の効果を奏する。さらに、上記実施例で
はデータ・バスのドライバ(14a)、(14b)。
(16a)、(16b)にトライ・ステートのドライバ
を用いたもc/)f示したが、オーブン・コレクタのト
ライバが用いられているものでもよい。
を用いたもc/)f示したが、オーブン・コレクタのト
ライバが用いられているものでもよい。
以上のように、この発明によれば、1つのチェック・ブ
ロックを構成する複数のバイトのうちの一部のバイトデ
ータのみを変更する場合、キャッシュ・メモリ装置が上
記チェック・ブロックのデータの写しを格納していると
きKはキャッシュ・メモリ装置から上記複数のバイトの
うちの上記一部のバイト以外のバイトが格納するデータ
の写しを読出し、中央処理装置がデータ・バスに流す上
記一部のバイトの内容を変更するデータとキャッシュ・
メモリ装置がデータ・バスに流すデータからエラー・チ
ェック・コードを生成するので、エラー・チェック・コ
ード全生成するために主メモリ装置自体からデータt−
読出す心安がなくなシ、従来の装置に比べ、高速にデー
タの書込み動作全行うことができるという効果がある。
ロックを構成する複数のバイトのうちの一部のバイトデ
ータのみを変更する場合、キャッシュ・メモリ装置が上
記チェック・ブロックのデータの写しを格納していると
きKはキャッシュ・メモリ装置から上記複数のバイトの
うちの上記一部のバイト以外のバイトが格納するデータ
の写しを読出し、中央処理装置がデータ・バスに流す上
記一部のバイトの内容を変更するデータとキャッシュ・
メモリ装置がデータ・バスに流すデータからエラー・チ
ェック・コードを生成するので、エラー・チェック・コ
ード全生成するために主メモリ装置自体からデータt−
読出す心安がなくなシ、従来の装置に比べ、高速にデー
タの書込み動作全行うことができるという効果がある。
第1図はこの発明の一実施例を示すブロック図、第2図
はこの発明の一実施例における書込み動作のデータの流
れを示すブロック図、第3図は従来のこの種のメモリ制
御装置の一例の概要金示すブロック図、第4図は第3図
に示すメモリ装置のデータ・バスの制御部の詳細な構成
を示すブロック図、第5図、第6図、オフ図は従来のメ
モリ制御装置の一例における書込み動作のデータの流れ
を示すブロック図である。 図において(11は中央処理装置、(2)はキャッシュ
・メモリ装置、(3)は主メモリ装置、(5a)、(5
b)はデータ・バス、(8a)、(8b)はセレクタ、
11GViパリテイ・ビット生成器、(12a)、(1
2b)は書込み要求信号、(13Vi読出し要求信号、
(14a)、(14b)、(16a)。 (16b)はドライバ、αQはHIT信号、(18a)
−(18b)。 (19a)、(19b)、(20a)、(20b)は論
理回路である。 なお、各図中同一符号は同一または相当部分を示す。
はこの発明の一実施例における書込み動作のデータの流
れを示すブロック図、第3図は従来のこの種のメモリ制
御装置の一例の概要金示すブロック図、第4図は第3図
に示すメモリ装置のデータ・バスの制御部の詳細な構成
を示すブロック図、第5図、第6図、オフ図は従来のメ
モリ制御装置の一例における書込み動作のデータの流れ
を示すブロック図である。 図において(11は中央処理装置、(2)はキャッシュ
・メモリ装置、(3)は主メモリ装置、(5a)、(5
b)はデータ・バス、(8a)、(8b)はセレクタ、
11GViパリテイ・ビット生成器、(12a)、(1
2b)は書込み要求信号、(13Vi読出し要求信号、
(14a)、(14b)、(16a)。 (16b)はドライバ、αQはHIT信号、(18a)
−(18b)。 (19a)、(19b)、(20a)、(20b)は論
理回路である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 複数のバイトにより1つのチェック・ブロックを構成し
各チェック・ブロックに対するエラー・チェック・コー
ドを格納する領域を有する主メモリ装置と、この主メモ
リ装置が格納するデータの一部の写しを格納するキャッ
シュ・メモリ装置とを制御するメモリ制御装置において
、上記1つのチェック・ブロックのうちの一部のバイト
のデータのみを変更する場合に、上記キャッシュ・メモ
リ装置が上記データを変更するチェック・ブロックの写
しを格納しているときには上記キャッシュ・メモリ装置
から上記チェック・ブロックのうちの上記一部のバイト
以外のバイトのデータの写しを読出す手段と、中央処理
装置から送られてきた上記一部のバイトに書込むデータ
と上記手段によって上記キャッシュ・メモリ装置から読
出したデータの写しから上記チェック・ブロックに対す
るエラー・チェック・コードを生成する手段と、中央処
理装置から送られてきた上記データと上記キャッシェ・
メモリ装置から読出した上記データの写しをそれぞれ所
定のバイトに書込み上記手段によって生成したエラー、
チェック・コードを所定の領域に書込む手段を備えたこ
とを特徴とするメモリ制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59177653A JPS6155755A (ja) | 1984-08-27 | 1984-08-27 | メモリ制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59177653A JPS6155755A (ja) | 1984-08-27 | 1984-08-27 | メモリ制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6155755A true JPS6155755A (ja) | 1986-03-20 |
Family
ID=16034748
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59177653A Pending JPS6155755A (ja) | 1984-08-27 | 1984-08-27 | メモリ制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6155755A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4777496A (en) * | 1986-05-24 | 1988-10-11 | Sony Corporation | Thermal printer with printing plate making mode |
JPH0376389U (ja) * | 1989-11-27 | 1991-07-31 | ||
JPH04128950A (ja) * | 1990-09-20 | 1992-04-30 | Fuji Electric Co Ltd | 誤り検出機能付き主記憶の部分書込方法 |
JPH0695968A (ja) * | 1992-05-05 | 1994-04-08 | Internatl Business Mach Corp <Ibm> | 記憶管理サブシステムおよびブロックの高速書込みの方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50137440A (ja) * | 1974-04-19 | 1975-10-31 | ||
JPS5748149A (en) * | 1980-09-04 | 1982-03-19 | Nec Corp | Memory device |
-
1984
- 1984-08-27 JP JP59177653A patent/JPS6155755A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50137440A (ja) * | 1974-04-19 | 1975-10-31 | ||
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