JPS6155755A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPS6155755A JPS6155755A JP59177653A JP17765384A JPS6155755A JP S6155755 A JPS6155755 A JP S6155755A JP 59177653 A JP59177653 A JP 59177653A JP 17765384 A JP17765384 A JP 17765384A JP S6155755 A JPS6155755 A JP S6155755A
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- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数のバイトにより１つのチェック・ブロ
ックを構成し各チェック・ブロックに対するエラー・チ
ェック・コードを格納する領域を有する主メモリ装置と
この主メモリ装置が格納するデータの一部の写しを格納
するキャッシュ・メモリ装置とを制御するメモリ制御装
置に関するものである。
ックを構成し各チェック・ブロックに対するエラー・チ
ェック・コードを格納する領域を有する主メモリ装置と
この主メモリ装置が格納するデータの一部の写しを格納
するキャッシュ・メモリ装置とを制御するメモリ制御装
置に関するものである。
第３図は従来のこの種のメモリ制御装置の一例の概要を
示すブロック図であり、図において山は中央処理装置（
以下ＣＰＵという）、１２＋はキャッシュ・メモリ装置
（以下０巴という）、（３１は主メモリ装置（以下ＭＭ
Ｕという）であシ、ＭＭＵ＋３１は説明を簡略化するた
めに１つのチェック・ブロックは２バイトで構成され、
この２バイトに対するパリティ・ビットを格納する１ビ
ツトを有するものとする。（４１はアドレス・バス（以
下ＡＤＲという）、（５ａ）、（５ｂ）はそれぞれデー
タ・バスの上位バイト用のもの（以下ＤＢＵとい５）と
下位バイト用のもの（以下ＤＢＬという）、（６ａ）、
（６ｂ）はそれぞれＭＭＵ ＋３１の内容の一部の写し
を実際に格納しておくデータ・アレイの上位バイト用の
もの（以下ＤＡＹＵという）と下位バイト用のもの（以
下ＤＡＹＬ）という）、（７ａ）、（７ｂ）はそれぞれ
実際にデータ全格納するメモリ・アレイの上位バイト用
のもの（以下ＲＡＭＵというンと下位バイト用のもの（
以下ＲＡＭＬと・ハう）、（７Ｃ）はパリティ・ビット
を格納するメモリ・アレイ（以下ＲＡＭＰという）、（
８ａ）。
示すブロック図であり、図において山は中央処理装置（
以下ＣＰＵという）、１２＋はキャッシュ・メモリ装置
（以下０巴という）、（３１は主メモリ装置（以下ＭＭ
Ｕという）であシ、ＭＭＵ＋３１は説明を簡略化するた
めに１つのチェック・ブロックは２バイトで構成され、
この２バイトに対するパリティ・ビットを格納する１ビ
ツトを有するものとする。（４１はアドレス・バス（以
下ＡＤＲという）、（５ａ）、（５ｂ）はそれぞれデー
タ・バスの上位バイト用のもの（以下ＤＢＵとい５）と
下位バイト用のもの（以下ＤＢＬという）、（６ａ）、
（６ｂ）はそれぞれＭＭＵ ＋３１の内容の一部の写し
を実際に格納しておくデータ・アレイの上位バイト用の
もの（以下ＤＡＹＵという）と下位バイト用のもの（以
下ＤＡＹＬ）という）、（７ａ）、（７ｂ）はそれぞれ
実際にデータ全格納するメモリ・アレイの上位バイト用
のもの（以下ＲＡＭＵというンと下位バイト用のもの（
以下ＲＡＭＬと・ハう）、（７Ｃ）はパリティ・ビット
を格納するメモリ・アレイ（以下ＲＡＭＰという）、（
８ａ）。
（８ｂ）はそれぞれ上位バイト用のセレクタ（以下５Ｅ
ＬＵという）と下位バイト用のセレクタ（以下Ｓ ＥＬ
Ｌという）、（９ａ）、（９ｂ）はそれぞれ上位バイト
用のレジスタ（以下ＲＥＧＵという）と下位バイト用の
レジスタ（以下ＲＥＧＬと“いう）、αＱはパリティ・
ビット生成器（以下ＰＧという）、Ｕはパリティ・エラ
ー判定器（以下ＰＣという）である。
ＬＵという）と下位バイト用のセレクタ（以下Ｓ ＥＬ
Ｌという）、（９ａ）、（９ｂ）はそれぞれ上位バイト
用のレジスタ（以下ＲＥＧＵという）と下位バイト用の
レジスタ（以下ＲＥＧＬと“いう）、αＱはパリティ・
ビット生成器（以下ＰＧという）、Ｕはパリティ・エラ
ー判定器（以下ＰＣという）である。
第４図は第３図に示すメモリ制御装置のデータ・バスの
制御部の詳細な構成を示すブロック図であり、書込み動
作に関係する部分のみを示し、読出し動作など他の動作
に関係する部分は省略しである。
制御部の詳細な構成を示すブロック図であり、書込み動
作に関係する部分のみを示し、読出し動作など他の動作
に関係する部分は省略しである。
図においてｔｌｌ 、 ＋２１ 、 （３１、（５ａ）
、（５ｂ）、（８ａ）、（８ｂ）。
、（５ｂ）、（８ａ）、（８ｂ）。
（１Ｇは第３図の同一符号と同一部分を示し、（１２ａ
）。
）。
（１２ｂ）はそれぞれＣＰＵ Ｉυが出す書込み要求信
号の上位バイト用のもの（以下ＷＲＵという）と下位バ
イト用のもの（以下ＷＲＬという）、（１３ｔｒｉ Ｃ
Ｐ Ｕｔ１＋が出す読出し要求信号（以下ＲＤという）
、（１４ａ）。
号の上位バイト用のもの（以下ＷＲＵという）と下位バ
イト用のもの（以下ＷＲＬという）、（１３ｔｒｉ Ｃ
Ｐ Ｕｔ１＋が出す読出し要求信号（以下ＲＤという）
、（１４ａ）。
（１４ｂ） ｆｉそれぞれＣＰＵ ｔｌｌがデータをデ
ータ・バス（５ａ）、（５ｂ）に流すためのトライ・ス
テートのドライバで、読出し処理以外のときはデータを
データ・バス（５ａ）、（５ｂ）に流すようにＲＬ）
（１３１で制御されている。（至）はＣＰＵ山が指定し
たアドレスのＭＭＵ山の内容の写し’ｔ ＣＡＭ ＋２
１のＤＡＹＵ（６ａ）、ＤＡＹＬ（６ｂ）が格納してい
るときに真になる信号（以下）ｆＩＴという）、（１６
ａ）、（１６ｂ）はそれぞれＣＡＭ ＋２１がＤＡＹＵ
（６ａ ）、ＤＡＹＬ （６ｂ）が格納するデータ’ｔ
ＤＢＵ （５ａ）、ＤＢＬ（５ｂ ）に流すためのト
ライ・ステートのドライバで、読出し動作でかつＨＩＴ
（２）が真のときだけＤＡＹＵ（６ａ）、ＤＡＹＬ（６
ｂ）が格納するデータｔ ＤＢＵ （５ａ） 、ＤＢＬ
（５ｂ）に流す。鰭は論理回路、５ＥＬＵ（８ａ）はＷ
ＲＵ（１２ａ）が真のときは”１＃側（すなわちＤＢＵ
（５ａ））を選択し、ＷＲＵ（１２ａ）が偽のときは′
″０＃側（すなわちＲＥＧＵ（９ａ） ） ｋ選択して
、ＲＡＭＵ （７ａ ）及びＰＧ（１０）へ流す。５Ｅ
ＬＬ（８ｂ）も同様の選択動作を行う。
ータ・バス（５ａ）、（５ｂ）に流すためのトライ・ス
テートのドライバで、読出し処理以外のときはデータを
データ・バス（５ａ）、（５ｂ）に流すようにＲＬ）
（１３１で制御されている。（至）はＣＰＵ山が指定し
たアドレスのＭＭＵ山の内容の写し’ｔ ＣＡＭ ＋２
１のＤＡＹＵ（６ａ）、ＤＡＹＬ（６ｂ）が格納してい
るときに真になる信号（以下）ｆＩＴという）、（１６
ａ）、（１６ｂ）はそれぞれＣＡＭ ＋２１がＤＡＹＵ
（６ａ ）、ＤＡＹＬ （６ｂ）が格納するデータ’ｔ
ＤＢＵ （５ａ）、ＤＢＬ（５ｂ ）に流すためのト
ライ・ステートのドライバで、読出し動作でかつＨＩＴ
（２）が真のときだけＤＡＹＵ（６ａ）、ＤＡＹＬ（６
ｂ）が格納するデータｔ ＤＢＵ （５ａ） 、ＤＢＬ
（５ｂ）に流す。鰭は論理回路、５ＥＬＵ（８ａ）はＷ
ＲＵ（１２ａ）が真のときは”１＃側（すなわちＤＢＵ
（５ａ））を選択し、ＷＲＵ（１２ａ）が偽のときは′
″０＃側（すなわちＲＥＧＵ（９ａ） ） ｋ選択して
、ＲＡＭＵ （７ａ ）及びＰＧ（１０）へ流す。５Ｅ
ＬＬ（８ｂ）も同様の選択動作を行う。
次に動作について説明する。第５図は通常の２バイトの
書込み動作のデータの流れを示すブロック図であり、第
３図と同一の符号は同一の部分を示す。
書込み動作のデータの流れを示すブロック図であり、第
３図と同一の符号は同一の部分を示す。
ＣＰＵ （ＩＩはＤＢＵ（５ａ）とＤＢＬ （ｓｂ）に
データを流し、ＡＤＲ１４＋にアドレスを流す。ＭＭＵ
（３１１ｄ ＲＡＭＵ（７ａ）とＲＡＭＬ（７ｂ）の指
定されたアドレスにＤＢＵ（５ａ）とＤＢＬ（５ｂ）上
のあわせて２バイトのデータを格納する。同時に該２バ
イトのデータからＰＧ（ｌのがパリティ°ビットを生成
してＲＡＭＰ （７ｃ ）に格納する。
データを流し、ＡＤＲ１４＋にアドレスを流す。ＭＭＵ
（３１１ｄ ＲＡＭＵ（７ａ）とＲＡＭＬ（７ｂ）の指
定されたアドレスにＤＢＵ（５ａ）とＤＢＬ（５ｂ）上
のあわせて２バイトのデータを格納する。同時に該２バ
イトのデータからＰＧ（ｌのがパリティ°ビットを生成
してＲＡＭＰ （７ｃ ）に格納する。
ＣＡＭ ＋２１は、指定されたアドレスのＭＭＵＩ３の
内容の写しをすでにＤＡＹＵ（６ａ）、 ＤＡＹＬ（６
ｂ） 力保持しているかどうかを利足し、保持している
とき（以下ヒツトという）は、保持している内容’ｔ
ＤＢＵ（５ａ） 、ＤＢＬ（５ｂ）から取シ込んだ２バ
イトのデータに変更する。ヒツトしていないときは、何
もしない。
内容の写しをすでにＤＡＹＵ（６ａ）、 ＤＡＹＬ（６
ｂ） 力保持しているかどうかを利足し、保持している
とき（以下ヒツトという）は、保持している内容’ｔ
ＤＢＵ（５ａ） 、ＤＢＬ（５ｂ）から取シ込んだ２バ
イトのデータに変更する。ヒツトしていないときは、何
もしない。
ところが、ＣＰＵ ＋ＩＪが上位バイトだけかあるいは
下位バイトだけの書込みを要求した場合は、パリティ・
ビット生成の都合上、動作が複雑になる。
下位バイトだけの書込みを要求した場合は、パリティ・
ビット生成の都合上、動作が複雑になる。
第６図とオフ図は１つのバイトのみの書込み動作のデー
タの流れを示すブロック図であり、第３図と同一の符号
は同一の部分を示す。ここでは上位バイトだけの書込み
動作上側にとって説明するが、下位バイトだけの畳込み
動作でも同様である。
タの流れを示すブロック図であり、第３図と同一の符号
は同一の部分を示す。ここでは上位バイトだけの書込み
動作上側にとって説明するが、下位バイトだけの畳込み
動作でも同様である。
ＣＰＵ （１１はＤＢＵ （５ａ）にデータ全格納し、
ＡＤＲ＋４１にアドレスを流す。下位バイトにはデータ
を流す必要がないので、ＤＢＬ （５ｂ） Ｋは意味の
ないデータを流す。Ｍ Ｍ Ｕ ＋３１は、ＤＢＵ（５
ａ）上のデータだけではパリティ・ビットを生成するこ
とができない。そこで、まず、指定されたアドレスのＲ
ＡＭＬ（７ｂ）の内容を読出し、一旦、ＩＧＬ（９ｂ）
に保管する。その後、５ＥＬＵ（８ａ）はＤＢＵ（５ａ
）上のデータを選択し、５ＥＬＬ（８ｂ）は１（ＥＧＬ
（９ｂ）上のデータを選択するので、ＲＡＭＵ （７ａ
）はＤＢＵ（５ａ）上にＣＰＵ （ＩＩが書込みデー
タとして流したものを取り込み、ＲＡＭＬ （７ｂ ）
は既にＲＡＭＬ（７ｂ）が保持していたデータ金再びそ
のまま取り込むことになる。
ＡＤＲ＋４１にアドレスを流す。下位バイトにはデータ
を流す必要がないので、ＤＢＬ （５ｂ） Ｋは意味の
ないデータを流す。Ｍ Ｍ Ｕ ＋３１は、ＤＢＵ（５
ａ）上のデータだけではパリティ・ビットを生成するこ
とができない。そこで、まず、指定されたアドレスのＲ
ＡＭＬ（７ｂ）の内容を読出し、一旦、ＩＧＬ（９ｂ）
に保管する。その後、５ＥＬＵ（８ａ）はＤＢＵ（５ａ
）上のデータを選択し、５ＥＬＬ（８ｂ）は１（ＥＧＬ
（９ｂ）上のデータを選択するので、ＲＡＭＵ （７ａ
）はＤＢＵ（５ａ）上にＣＰＵ （ＩＩが書込みデー
タとして流したものを取り込み、ＲＡＭＬ （７ｂ ）
は既にＲＡＭＬ（７ｂ）が保持していたデータ金再びそ
のまま取り込むことになる。
ま九、ＲＡＭＰ （７ｃ ）は、ＣＰＵ山が流したデー
タと既にＲＡＭＬ （７ｂ ）が保持していたデータか
らＰＧ（１０）が生成したパリティ・ビット金取シ込む
ことになる。以上のようにして、上位バイトだけの書込
み動作でも、常に正しいパリティ・ビットｔ−ＲＡＭＰ
（７ｃ）に保持させることができる。
タと既にＲＡＭＬ （７ｂ ）が保持していたデータか
らＰＧ（１０）が生成したパリティ・ビット金取シ込む
ことになる。以上のようにして、上位バイトだけの書込
み動作でも、常に正しいパリティ・ビットｔ−ＲＡＭＰ
（７ｃ）に保持させることができる。
ＣＡＭＩ２１は、ヒツトした場合はＤＡＹＵ（６ａ）の
内容だけを変更し、 ＤＡＹＬ（６ｂ）の内容を変更せ
ず、ヒツトしなかった場合はＤＡＹＵ（６ａ）の内容も
変更しない。
内容だけを変更し、 ＤＡＹＬ（６ｂ）の内容を変更せ
ず、ヒツトしなかった場合はＤＡＹＵ（６ａ）の内容も
変更しない。
上記のような従来のメモリ制御装置では、１バイトだけ
の書込み動作の場合、例えば、上位バイトだけの書込み
動作の場合、パリティ・ビット生成のために、ＲＡＭＵ
（７ａ）への書込み動作の前にＲＡＭＬ（７ｂ）から下
位バイトの内容を読出さなければならず、この処理に余
計な時間が費やされるという問題点があった。
の書込み動作の場合、例えば、上位バイトだけの書込み
動作の場合、パリティ・ビット生成のために、ＲＡＭＵ
（７ａ）への書込み動作の前にＲＡＭＬ（７ｂ）から下
位バイトの内容を読出さなければならず、この処理に余
計な時間が費やされるという問題点があった。
この発明に係るメモリ制御装置は、例えば第３図ニ示す
ようなメモリ装置の構成において、１バイト（上位バイ
トと仮定する）だけの書込み動作の場合、ＣＡＭ ＋２
１の内容にヒツトしたときには、指定されたアドレスの
ＭＭＵ＋３１の下位バイトの内容の写しを０頭（２）の
ＤＡＹＬ（６ｂ）から読出す手段と、ＣＰＵｔｌｌがＤ
ＢＵ（５ａ）に流した上位バイトのデータとＣＡＭ１２
１のＤＡＹＬ（６ｂ）から読出した下位バイトのデータ
からパリティ・ビットを生成する手段をもたせたもので
ある。
ようなメモリ装置の構成において、１バイト（上位バイ
トと仮定する）だけの書込み動作の場合、ＣＡＭ ＋２
１の内容にヒツトしたときには、指定されたアドレスの
ＭＭＵ＋３１の下位バイトの内容の写しを０頭（２）の
ＤＡＹＬ（６ｂ）から読出す手段と、ＣＰＵｔｌｌがＤ
ＢＵ（５ａ）に流した上位バイトのデータとＣＡＭ１２
１のＤＡＹＬ（６ｂ）から読出した下位バイトのデータ
からパリティ・ビットを生成する手段をもたせたもので
ある。
例えば、第３図に示すようなメモリ装置の構成において
、上位バイトだけの書込み動作の場合、ＣＡＭ１２１の
内容にヒツトしたときにはＣＡＭ１２＋のＤＡＹＬ（６
ｂ）から指示されたアドレスのＭＭＵ＋３１の下位バイ
トの内容の写しを読出し、この読出したデータとＣＰＵ
ｔｌｌがＤＢＵ（５ａ）に流したデータからパリティ・
ビットを生成し、ＭＭＵ（３１のＲＡＭＬ （７ｂ）
から読出すことなく、１バイトだけの書込み動作を高
速に処理する。
、上位バイトだけの書込み動作の場合、ＣＡＭ１２１の
内容にヒツトしたときにはＣＡＭ１２＋のＤＡＹＬ（６
ｂ）から指示されたアドレスのＭＭＵ＋３１の下位バイ
トの内容の写しを読出し、この読出したデータとＣＰＵ
ｔｌｌがＤＢＵ（５ａ）に流したデータからパリティ・
ビットを生成し、ＭＭＵ（３１のＲＡＭＬ （７ｂ）
から読出すことなく、１バイトだけの書込み動作を高
速に処理する。
第１図はこの発明の一実施例を示すブロック図であり、
図において！１１ 、１２１ 、 （３１、（５ａ）、
（５ｂ）、（８ａ）。
図において！１１ 、１２１ 、 （３１、（５ａ）、
（５ｂ）、（８ａ）。
（８ｂ）、（１０）、（１２ａ）、（１２ｂ）、 （１
３、（１４ａ）、（１４ｂ）、（１５） 。
３、（１４ａ）、（１４ｂ）、（１５） 。
（１６ａ）、（１６ｂ）は第４図の同一符号と同一また
は相当する部分を示し、（１８ａ）、（１８ｂ）、（１
９ａ）、（１９ｂ）。
は相当する部分を示し、（１８ａ）、（１８ｂ）、（１
９ａ）、（１９ｂ）。
（２０ａ）、（２０ｂ）は論理回路である。
ＣＰＵＩＩＩはＷＲＵ（１２ａ）が真のときのみデータ
ｔＤＢＵ（５ａ ）に流し、ＷＲＬ（１２ｂ）が真ノド
きノミデータをＤＢＬ（５ｂ）に流す。ＣＡＭ＋２１Ｆ
ｉ、ＲＤ （１３）が真で且つＨＩＴ （１５）が真−
ρときに、ドライバ（１６ａ） 。
ｔＤＢＵ（５ａ ）に流し、ＷＲＬ（１２ｂ）が真ノド
きノミデータをＤＢＬ（５ｂ）に流す。ＣＡＭ＋２１Ｆ
ｉ、ＲＤ （１３）が真で且つＨＩＴ （１５）が真−
ρときに、ドライバ（１６ａ） 。
（１６ｂ）がともにＤＡＹＵ（６ａ） 、 ＤＡＹＬ（
６ｂ）が保持するデータをＤＢＵ（５ａ） 、 ＤＢＬ
（５ｂ）に流す。また、書込み動作では、ｗＲＵ（１２
ａ）が偽で且つＨＩＴ（ロ）が真のときにドライバ（１
６ａ）がＤＡＹＵ （６ａ ）が保持するデータ’（Ｄ
ＢＵ（５ａ）に流し、ＷＲＬ（１２ｂ）が偽で且ツＨＩ
ＴＣ１５２＞”真（Ｄ （！： ｔ！ Ｋ ｔ’ ５
イ／＜ （１６ｂ） カＤＡＹＬ（６ｂ）が保持するデ
ータｔ” ＤＢＬ（５ｂ）に流す。すなわち、ＣＰＵｔ
ｌ）は書込みデータだけをデータ・バス（５ａ）。
６ｂ）が保持するデータをＤＢＵ（５ａ） 、 ＤＢＬ
（５ｂ）に流す。また、書込み動作では、ｗＲＵ（１２
ａ）が偽で且つＨＩＴ（ロ）が真のときにドライバ（１
６ａ）がＤＡＹＵ （６ａ ）が保持するデータ’（Ｄ
ＢＵ（５ａ）に流し、ＷＲＬ（１２ｂ）が偽で且ツＨＩ
ＴＣ１５２＞”真（Ｄ （！： ｔ！ Ｋ ｔ’ ５
イ／＜ （１６ｂ） カＤＡＹＬ（６ｂ）が保持するデ
ータｔ” ＤＢＬ（５ｂ）に流す。すなわち、ＣＰＵｔ
ｌ）は書込みデータだけをデータ・バス（５ａ）。
（５ｂ） Ｋ流し、ＣＡＭ＋２１は、ヒツトしたときに
書込みデータが流れていないデータ・バス（５ａ）、（
５ｂ）にデータ・アレイ（６ａ）、（６ｂ）が保持する
データを流すことになる。
書込みデータが流れていないデータ・バス（５ａ）、（
５ｂ）にデータ・アレイ（６ａ）、（６ｂ）が保持する
データを流すことになる。
ＭＭＵｔ３１では、Ｈ１情が真であれば、上位バイト、
下位バイトともにデータ・バス（５ａ）、（５ｂ）上の
データを選択し、さらに、ＷＲＵ（１２ａ）が真であれ
ば、上位バイトにＤＢＬ （５ａ）上のデータを選択し
、 ＷＲＬ（１２ｂ）が真であれば、下位バイトにＤ
Ｂ Ｌ （５ｂ、）上のデータを選択する。すなわち、
ＣＰＵＩＩＩまたはＣＡＩＶＩ（２）のいずれかがデー
タ・バス（５ａ）、（５ｂ）にデータを流しているかぎ
り、ＭＭＵ１３１はデータ・バス（５ａ）。
下位バイトともにデータ・バス（５ａ）、（５ｂ）上の
データを選択し、さらに、ＷＲＵ（１２ａ）が真であれ
ば、上位バイトにＤＢＬ （５ａ）上のデータを選択し
、 ＷＲＬ（１２ｂ）が真であれば、下位バイトにＤ
Ｂ Ｌ （５ｂ、）上のデータを選択する。すなわち、
ＣＰＵＩＩＩまたはＣＡＩＶＩ（２）のいずれかがデー
タ・バス（５ａ）、（５ｂ）にデータを流しているかぎ
り、ＭＭＵ１３１はデータ・バス（５ａ）。
（５ｂ）上のデータを選択し、その他の場合は、従来ど
おシメモリ・アレイ（７ａ）、（７ｂ）から読出し、レ
ジスタ（９ａ）、（９ｂ）に一時格納したデータを選択
することとなる。
おシメモリ・アレイ（７ａ）、（７ｂ）から読出し、レ
ジスタ（９ａ）、（９ｂ）に一時格納したデータを選択
することとなる。
次に動作について説明する。２バイトの書込み動作及び
１バイトだけの書込み動作であってもＣＡＭ ＋２１の
内容にヒツトしない場合は、従来の装置と同じ動作をす
るので、１バイトだけの書込み動作で且つＣＡＭ＋２１
の内容にヒツトする場合について説明する。
１バイトだけの書込み動作であってもＣＡＭ ＋２１の
内容にヒツトしない場合は、従来の装置と同じ動作をす
るので、１バイトだけの書込み動作で且つＣＡＭ＋２１
の内容にヒツトする場合について説明する。
第２図はこの発明の一実施例における書込み動作のデー
タの流れ金示すブロック図であシ、第３図と同一符号は
同一または相当する部分を示す。
タの流れ金示すブロック図であシ、第３図と同一符号は
同一または相当する部分を示す。
ここでは上記の説明と同様に、上位バイトだけの書込み
動作の例について説明する。
動作の例について説明する。
ＣＰＵ ｆｉｌ ｆｉ ＷＲＵ（１２ａ）のみを真にし
てＤＢＵ（５ａ）にデータ金泥す。ＷＲＬ（１２ｂ、ｌ
が偽であるのでＤＢＬ（５ｂ）にはデータが流れない。
てＤＢＵ（５ａ）にデータ金泥す。ＷＲＬ（１２ｂ、ｌ
が偽であるのでＤＢＬ（５ｂ）にはデータが流れない。
この時ＤＢＵ（５ａ）に流したデータがＣＡＭｔ３１の
内容にヒツトすると、）ＬＩＴ（１１が真になり、且つ
、ＷＲＬ（１２ｂ）が偽なので、ＤＢＬ（５ｂ ）にＤ
ＡＹＬ（６ｂ ） が保持するデータが流れる。すな
わち、ＤＢＬ（５ｂ ） にはＭ Ｍ Ｕ １３１の指
定されたアドレ不の内容の写しの下位バイト分が流れる
。
内容にヒツトすると、）ＬＩＴ（１１が真になり、且つ
、ＷＲＬ（１２ｂ）が偽なので、ＤＢＬ（５ｂ ）にＤ
ＡＹＬ（６ｂ ） が保持するデータが流れる。すな
わち、ＤＢＬ（５ｂ ） にはＭ Ｍ Ｕ １３１の指
定されたアドレ不の内容の写しの下位バイト分が流れる
。
ＭＭ Ｕ ＋３１では、ＳＥＬ’Ｕ（８ａ ） ｕ Ｗ
ＲＵ（１２ａ）が真であるのでＤＢＵ（５ａ）上のデー
タを選択し、５ＥＬＬ（１２ｂ）は’ｆＨＴ （１５が
真であるのでＤＢＩ、（５ｂ）上のデータを選択する。
ＲＵ（１２ａ）が真であるのでＤＢＵ（５ａ）上のデー
タを選択し、５ＥＬＬ（１２ｂ）は’ｆＨＴ （１５が
真であるのでＤＢＩ、（５ｂ）上のデータを選択する。
すなわち、ＭＭＵ ＋３１のＲＡＭＵ （７ａ ）には
ＣＰＵ＋１１が流した書込みデータが格納され、 ＲＡ
ＭＬ（７ｂ）にはＤＡＹＬ（６ｂ）が保持していたＲＡ
ＭＬ（７ｂ ）の内容の写しがそのまま格納され、さら
に、ＣＰＵ（１）の流した該データとＤＡＹＬ（６ｂ）
に保持されていたＲＡＭＬ （７ｂ ）の内容の写しの
該データからパリティ・ビットが生成され、ＲＡＭＰ
（７ｃ ）に格納される。
ＣＰＵ＋１１が流した書込みデータが格納され、 ＲＡ
ＭＬ（７ｂ）にはＤＡＹＬ（６ｂ）が保持していたＲＡ
ＭＬ（７ｂ ）の内容の写しがそのまま格納され、さら
に、ＣＰＵ（１）の流した該データとＤＡＹＬ（６ｂ）
に保持されていたＲＡＭＬ （７ｂ ）の内容の写しの
該データからパリティ・ビットが生成され、ＲＡＭＰ
（７ｃ ）に格納される。
以上のようにして、パリティ・ビットの生成のため、下
位バイトのデータ’ｉ ＲＡＭＬ（７ｂ ）から読出し
て使うのでなく、ＤＡＹＬ（６ｂ）に保持していた下゛
位バイトのデータ写しを使うことにより、ＲＡＭＬ（
７ｂ）からの読出しが不要になり、高速に書込み動作を
処理することができる。
位バイトのデータ’ｉ ＲＡＭＬ（７ｂ ）から読出し
て使うのでなく、ＤＡＹＬ（６ｂ）に保持していた下゛
位バイトのデータ写しを使うことにより、ＲＡＭＬ（
７ｂ）からの読出しが不要になり、高速に書込み動作を
処理することができる。
なお、上記実施例では説明全簡略化するために。
データ幅が２バイトで、上位バイトと下位バイトに独立
に書込むことが可能で、２バイトに対して１ビツトのパ
リティ・ビットをもつものを制御するメモリ制御装置に
ついて説明したが、３以上の複数のバイトによって１つ
のチェック・ブロックを構成する場合にも同様の効果を
奏する。また、パリティ・ビットの代シに他のエラー・
チェック・コードが使用される場合でも、該エラー・チ
ェック・コードが複数のバイトの内容に対して決まるも
のであれば同様の効果を奏する。さらに、上記実施例で
はデータ・バスのドライバ（１４ａ）、（１４ｂ）。
に書込むことが可能で、２バイトに対して１ビツトのパ
リティ・ビットをもつものを制御するメモリ制御装置に
ついて説明したが、３以上の複数のバイトによって１つ
のチェック・ブロックを構成する場合にも同様の効果を
奏する。また、パリティ・ビットの代シに他のエラー・
チェック・コードが使用される場合でも、該エラー・チ
ェック・コードが複数のバイトの内容に対して決まるも
のであれば同様の効果を奏する。さらに、上記実施例で
はデータ・バスのドライバ（１４ａ）、（１４ｂ）。
（１６ａ）、（１６ｂ）にトライ・ステートのドライバ
を用いたもｃ／）ｆ示したが、オーブン・コレクタのト
ライバが用いられているものでもよい。
を用いたもｃ／）ｆ示したが、オーブン・コレクタのト
ライバが用いられているものでもよい。
以上のように、この発明によれば、１つのチェック・ブ
ロックを構成する複数のバイトのうちの一部のバイトデ
ータのみを変更する場合、キャッシュ・メモリ装置が上
記チェック・ブロックのデータの写しを格納していると
きＫはキャッシュ・メモリ装置から上記複数のバイトの
うちの上記一部のバイト以外のバイトが格納するデータ
の写しを読出し、中央処理装置がデータ・バスに流す上
記一部のバイトの内容を変更するデータとキャッシュ・
メモリ装置がデータ・バスに流すデータからエラー・チ
ェック・コードを生成するので、エラー・チェック・コ
ード全生成するために主メモリ装置自体からデータｔ−
読出す心安がなくなシ、従来の装置に比べ、高速にデー
タの書込み動作全行うことができるという効果がある。
ロックを構成する複数のバイトのうちの一部のバイトデ
ータのみを変更する場合、キャッシュ・メモリ装置が上
記チェック・ブロックのデータの写しを格納していると
きＫはキャッシュ・メモリ装置から上記複数のバイトの
うちの上記一部のバイト以外のバイトが格納するデータ
の写しを読出し、中央処理装置がデータ・バスに流す上
記一部のバイトの内容を変更するデータとキャッシュ・
メモリ装置がデータ・バスに流すデータからエラー・チ
ェック・コードを生成するので、エラー・チェック・コ
ード全生成するために主メモリ装置自体からデータｔ−
読出す心安がなくなシ、従来の装置に比べ、高速にデー
タの書込み動作全行うことができるという効果がある。
第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明の一実施例における書込み動作のデータの流
れを示すブロック図、第３図は従来のこの種のメモリ制
御装置の一例の概要金示すブロック図、第４図は第３図
に示すメモリ装置のデータ・バスの制御部の詳細な構成
を示すブロック図、第５図、第６図、オフ図は従来のメ
モリ制御装置の一例における書込み動作のデータの流れ
を示すブロック図である。 図において（１１は中央処理装置、（２）はキャッシュ
・メモリ装置、（３）は主メモリ装置、（５ａ）、（５
ｂ）はデータ・バス、（８ａ）、（８ｂ）はセレクタ、
１１ＧＶｉパリテイ・ビット生成器、（１２ａ）、（１
２ｂ）は書込み要求信号、（１３Ｖｉ読出し要求信号、
（１４ａ）、（１４ｂ）、（１６ａ）。 （１６ｂ）はドライバ、αＱはＨＩＴ信号、（１８ａ）
−（１８ｂ）。 （１９ａ）、（１９ｂ）、（２０ａ）、（２０ｂ）は論
理回路である。 なお、各図中同一符号は同一または相当部分を示す。
はこの発明の一実施例における書込み動作のデータの流
れを示すブロック図、第３図は従来のこの種のメモリ制
御装置の一例の概要金示すブロック図、第４図は第３図
に示すメモリ装置のデータ・バスの制御部の詳細な構成
を示すブロック図、第５図、第６図、オフ図は従来のメ
モリ制御装置の一例における書込み動作のデータの流れ
を示すブロック図である。 図において（１１は中央処理装置、（２）はキャッシュ
・メモリ装置、（３）は主メモリ装置、（５ａ）、（５
ｂ）はデータ・バス、（８ａ）、（８ｂ）はセレクタ、
１１ＧＶｉパリテイ・ビット生成器、（１２ａ）、（１
２ｂ）は書込み要求信号、（１３Ｖｉ読出し要求信号、
（１４ａ）、（１４ｂ）、（１６ａ）。 （１６ｂ）はドライバ、αＱはＨＩＴ信号、（１８ａ）
−（１８ｂ）。 （１９ａ）、（１９ｂ）、（２０ａ）、（２０ｂ）は論
理回路である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 複数のバイトにより１つのチェック・ブロックを構成し
各チェック・ブロックに対するエラー・チェック・コー
ドを格納する領域を有する主メモリ装置と、この主メモ
リ装置が格納するデータの一部の写しを格納するキャッ
シュ・メモリ装置とを制御するメモリ制御装置において
、上記１つのチェック・ブロックのうちの一部のバイト
のデータのみを変更する場合に、上記キャッシュ・メモ
リ装置が上記データを変更するチェック・ブロックの写
しを格納しているときには上記キャッシュ・メモリ装置
から上記チェック・ブロックのうちの上記一部のバイト
以外のバイトのデータの写しを読出す手段と、中央処理
装置から送られてきた上記一部のバイトに書込むデータ
と上記手段によって上記キャッシュ・メモリ装置から読
出したデータの写しから上記チェック・ブロックに対す
るエラー・チェック・コードを生成する手段と、中央処
理装置から送られてきた上記データと上記キャッシェ・
メモリ装置から読出した上記データの写しをそれぞれ所
定のバイトに書込み上記手段によって生成したエラー、
チェック・コードを所定の領域に書込む手段を備えたこ
とを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177653A JPS6155755A (ja) | 1984-08-27 | 1984-08-27 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177653A JPS6155755A (ja) | 1984-08-27 | 1984-08-27 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6155755A true JPS6155755A (ja) | 1986-03-20 |
Family
ID=16034748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59177653A Pending JPS6155755A (ja) | 1984-08-27 | 1984-08-27 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6155755A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4777496A (en) * | 1986-05-24 | 1988-10-11 | Sony Corporation | Thermal printer with printing plate making mode |
| JPH0376389U (ja) * | 1989-11-27 | 1991-07-31 | ||
| JPH04128950A (ja) * | 1990-09-20 | 1992-04-30 | Fuji Electric Co Ltd | 誤り検出機能付き主記憶の部分書込方法 |
| JPH0695968A (ja) * | 1992-05-05 | 1994-04-08 | Internatl Business Mach Corp <Ibm> | 記憶管理サブシステムおよびブロックの高速書込みの方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50137440A (ja) * | 1974-04-19 | 1975-10-31 | ||
| JPS5748149A (en) * | 1980-09-04 | 1982-03-19 | Nec Corp | Memory device |
-
1984
- 1984-08-27 JP JP59177653A patent/JPS6155755A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50137440A (ja) * | 1974-04-19 | 1975-10-31 | ||
| JPS5748149A (en) * | 1980-09-04 | 1982-03-19 | Nec Corp | Memory device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4777496A (en) * | 1986-05-24 | 1988-10-11 | Sony Corporation | Thermal printer with printing plate making mode |
| JPH0376389U (ja) * | 1989-11-27 | 1991-07-31 | ||
| JPH04128950A (ja) * | 1990-09-20 | 1992-04-30 | Fuji Electric Co Ltd | 誤り検出機能付き主記憶の部分書込方法 |
| JPH0695968A (ja) * | 1992-05-05 | 1994-04-08 | Internatl Business Mach Corp <Ibm> | 記憶管理サブシステムおよびブロックの高速書込みの方法 |
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