JP2681398B2 - 記憶装置 - Google Patents
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- JP2681398B2 JP2681398B2 JP1297803A JP29780389A JP2681398B2 JP 2681398 B2 JP2681398 B2 JP 2681398B2 JP 1297803 A JP1297803 A JP 1297803A JP 29780389 A JP29780389 A JP 29780389A JP 2681398 B2 JP2681398 B2 JP 2681398B2
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- lru
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- bits
- cpu
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
- G06F12/121—Replacement control using replacement algorithms
- G06F12/123—Replacement control using replacement algorithms with age lists, e.g. queue, most recently used [MRU] list or least recently used [LRU] list
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は複数のユニット（unit）の使用の順序を表わ
す情報を維持する装置に関する。
す情報を維持する装置に関する。
B.従来技術及びその問題点 ランダムなシーケンスで使用される複数のユニットを
有するデータ処理システムでは、種々のユニットを共用
して使用する必要があり、且つ最適レベルのパフォーマ
ンスを達成するためには、現にユニットに割当てられた
使用以上の利用を必要とする頻度が最低であるユニット
を更にそれぞれの新たな使用のために割当てる必要があ
る。
有するデータ処理システムでは、種々のユニットを共用
して使用する必要があり、且つ最適レベルのパフォーマ
ンスを達成するためには、現にユニットに割当てられた
使用以上の利用を必要とする頻度が最低であるユニット
を更にそれぞれの新たな使用のために割当てる必要があ
る。
本発明の良好な実施例は高速バッファ記憶装置（キャ
ッシュ）と、ディレクトリ・ルック・アサイド・テーブ
ル（DLAT）と、バッファ記憶装置のそれぞれのセクショ
ンの使用シーケンスに関した２進符号化情報を維持する
最低使用頻度（LRU）の装置又は少なくとも準（quasi）
LRU装置とを有するキャッシュ記憶システムに組込まれ
る。
ッシュ）と、ディレクトリ・ルック・アサイド・テーブ
ル（DLAT）と、バッファ記憶装置のそれぞれのセクショ
ンの使用シーケンスに関した２進符号化情報を維持する
最低使用頻度（LRU）の装置又は少なくとも準（quasi）
LRU装置とを有するキャッシュ記憶システムに組込まれ
る。
キャッシュ及びそのDLATは複数の合同クラスに分割さ
れ、各合同クラスは複数のアソシアティビティ・クラス
を含む。LRU装置は合同クラス毎に１つの位置を持ちそ
こにそれぞれの合同クラスのアソシアティビティ・クラ
スの使用データ（LRU2進コード）を記憶する記憶アレイ
を含む。前記キャッシュ記憶システムは多くの特許及び
出版物、例えば米国特許第3588829号明細書に記述され
ている。
れ、各合同クラスは複数のアソシアティビティ・クラス
を含む。LRU装置は合同クラス毎に１つの位置を持ちそ
こにそれぞれの合同クラスのアソシアティビティ・クラ
スの使用データ（LRU2進コード）を記憶する記憶アレイ
を含む。前記キャッシュ記憶システムは多くの特許及び
出版物、例えば米国特許第3588829号明細書に記述され
ている。
このタイプの既知のキャッシュ・システムの動作中、
各合同クラスのLRU2進コードは、関連する合同クラスの
アソシアティビティ・クラスの１つに対応するキャッシ
ュ記憶領域のアクセス（使用）が成功する毎に更新され
る。どのアソシアティビティ・クラスのアクセスが選択
されるかにより、２進コードの幾つかのLRUビットが更
新されなければならない。残りの２進コード・ビット
は、それらが以前のアクセスの経歴を維持し変らないか
ら更新を必要としない。
各合同クラスのLRU2進コードは、関連する合同クラスの
アソシアティビティ・クラスの１つに対応するキャッシ
ュ記憶領域のアクセス（使用）が成功する毎に更新され
る。どのアソシアティビティ・クラスのアクセスが選択
されるかにより、２進コードの幾つかのLRUビットが更
新されなければならない。残りの２進コード・ビット
は、それらが以前のアクセスの経歴を維持し変らないか
ら更新を必要としない。
更に、LRU記憶アレイはアソシアティビティ・クラス
毎に、各合同クラス位置に１つの“変更”ビットを含
む。アソシアティビティ・クラスに対応するキャッシュ
領域に新しいデータが書込まれると、これらのビットの
各々は“0"にセットされる。
毎に、各合同クラス位置に１つの“変更”ビットを含
む。アソシアティビティ・クラスに対応するキャッシュ
領域に新しいデータが書込まれると、これらのビットの
各々は“0"にセットされる。
変更ビットは、この新しいデータが、例えばキャッシ
ュに対するCPU書込みにより、変更される場合にだけ
“1"に変更される。よって、これらの変更ビットはシス
テム動作中に更新されなければならない。
ュに対するCPU書込みにより、変更される場合にだけ
“1"に変更される。よって、これらの変更ビットはシス
テム動作中に更新されなければならない。
キャッシュのアクセスが成功している間はLRU2進コー
ドにあるLRUビットがみな更新されるとは限らないが、
一般に既知のシステムは２進コード・ビットの全てを、
更新を要するものも要しないものも、適切なLRUアレイ
位置から読出している。前者のビットは更新され、全て
のビットは更新されたものも更新されないものもアレイ
位置に戻される。これは従来技術では更新動作のREAD/M
ODIFY/WRITE（読取／変更／書込）（RMW）サイクルと呼
ばれる。
ドにあるLRUビットがみな更新されるとは限らないが、
一般に既知のシステムは２進コード・ビットの全てを、
更新を要するものも要しないものも、適切なLRUアレイ
位置から読出している。前者のビットは更新され、全て
のビットは更新されたものも更新されないものもアレイ
位置に戻される。これは従来技術では更新動作のREAD/M
ODIFY/WRITE（読取／変更／書込）（RMW）サイクルと呼
ばれる。
システム・パフォーマンスはCPUシステム・サイクル
中にRMWサイクルをうまく実行する必要がある。システ
ム速度が増大するにつれてRMWサイクルはシステム・サ
イクル・タイムを制限する。
中にRMWサイクルをうまく実行する必要がある。システ
ム速度が増大するにつれてRMWサイクルはシステム・サ
イクル・タイムを制限する。
よって、本発明の主たる目的は使用データ及び（又
は）変更ビットの更新に必要な時間を最小にすることで
ある。
は）変更ビットの更新に必要な時間を最小にすることで
ある。
更に本発明の特定の目的はRMWサイクルの動作を必要
とせずにLRUビット及び（又は）変更ビットの更新を実
行することである。
とせずにLRUビット及び（又は）変更ビットの更新を実
行することである。
C.問題点を解決するための手段 前記目的は本発明の良好な実施例でLRU2進コードのビ
ット位置毎に独立して且つ別々にアドレス可能なアレイ
を持つLRU記憶アレイを設けることにより達成される。
例えば、１つの良好な実施例は合同クラス毎に４つのア
ソシアティビティ・クラスを含み、３つのLRUビットが
準LRU2進コード毎に供給される。
ット位置毎に独立して且つ別々にアドレス可能なアレイ
を持つLRU記憶アレイを設けることにより達成される。
例えば、１つの良好な実施例は合同クラス毎に４つのア
ソシアティビティ・クラスを含み、３つのLRUビットが
準LRU2進コード毎に供給される。
よって、３つの別々のアドレス可能なアレイはLRU記
憶アレイにLRU2進コード・ビット毎に１つ設けられる。
憶アレイにLRU2進コード・ビット毎に１つ設けられる。
各LRU更新中、２つの２進コード・ビット位置だけが
書込まれ２進コード・ビットは読出されない。なぜなら
“書込み専用”更新はREADサブサイクルなしに終了して
いるからである。
書込まれ２進コード・ビットは読出されない。なぜなら
“書込み専用”更新はREADサブサイクルなしに終了して
いるからである。
更に、４つの別々の且つ独立したアドレス可能な記憶
アレイが変更ビット毎に１つ設けられる。よって、１つ
だけが更新を必要とするとき全ての変更ビットを読出す
必要はない。更新を要するのは更新機能を終了するため
に“書込まれる”だけである。
アレイが変更ビット毎に１つ設けられる。よって、１つ
だけが更新を必要とするとき全ての変更ビットを読出す
必要はない。更新を要するのは更新機能を終了するため
に“書込まれる”だけである。
誤り検出を可能にするため、７つの別々のアドレス可
能なアレイの各々は合同クラス毎に２つのビット位置
（１つはLRU又は変更ビット、１つはパリティ・ビッ
ト）を含む。LRU及び（又は）変更ビットはアレイに書
込まれ、適切なパリティ・ビットが生成され、各々のLR
Uビット又は変更ビットと共に記憶される。
能なアレイの各々は合同クラス毎に２つのビット位置
（１つはLRU又は変更ビット、１つはパリティ・ビッ
ト）を含む。LRU及び（又は）変更ビットはアレイに書
込まれ、適切なパリティ・ビットが生成され、各々のLR
Uビット又は変更ビットと共に記憶される。
D.実施例 最初に第１図及び第２図の２つの実施例に注目された
い。両実施例はキャッシュ記憶装置により良好に使用す
るため“置換”アルゴリズムの使用を図っている。より
周知のアルゴリズムの１つは従来のLRUアルゴリズムで
ある。これは旧来の使用ビットの全ての可能な有効組合
せを与えるのに十分な使用ビットを２進コードで用い
る。例えば、４ウェイのアソシアティビティにより、６
ビット・コードがよく使用され、64の論理組合せ−その
うち24だけが有効である−のビットを与える。
い。両実施例はキャッシュ記憶装置により良好に使用す
るため“置換”アルゴリズムの使用を図っている。より
周知のアルゴリズムの１つは従来のLRUアルゴリズムで
ある。これは旧来の使用ビットの全ての可能な有効組合
せを与えるのに十分な使用ビットを２進コードで用い
る。例えば、４ウェイのアソシアティビティにより、６
ビット・コードがよく使用され、64の論理組合せ−その
うち24だけが有効である−のビットを与える。
第１図の実施例は、使用されたハードウェアの量と真
に“LRU"のアソシアティビティ・クラスの選択の間のト
レードオフである３ビット・コードだけを与えるアルゴ
リズムを使用する。この実施例では、“LRU"クラスとい
うよりも“より低い使用頻度”のクラスが選択される。
に“LRU"のアソシアティビティ・クラスの選択の間のト
レードオフである３ビット・コードだけを与えるアルゴ
リズムを使用する。この実施例では、“LRU"クラスとい
うよりも“より低い使用頻度”のクラスが選択される。
第２図の実施例は従来の３ビット・コードを使用する
３ウェイのアソシアティビティのLRUアルゴリズムを示
す。
３ウェイのアソシアティビティのLRUアルゴリズムを示
す。
両実施例で、説明を容易にするため“使用”ビットは
LRUビットと呼ばれる。
LRUビットと呼ばれる。
第１図で、キャッシュ１及びそのDLAT2はそれぞれ複
数の合同クラス（グループ）３−１〜３−ｎ及び４−１
〜４−ｎに分割される。更に、キャッシュ合同クラスの
各々は４つのアソシアティビティ・クラス（セクショ
ン）、例えば５−０〜５−３に分割され、DLAT合同クラ
スの各々は４つのアソシアティビティ・クラス６−０〜
６−３に分割される。４つの比較回路（COMP）７−０〜
７−３はキャッシュ・ヒットがプロセッサ・アドレス・
バス８を介してアドレス指定された合同クラスのアソシ
アティブ・クラスの１つに生じるかどうかを判定する。
数の合同クラス（グループ）３−１〜３−ｎ及び４−１
〜４−ｎに分割される。更に、キャッシュ合同クラスの
各々は４つのアソシアティビティ・クラス（セクショ
ン）、例えば５−０〜５−３に分割され、DLAT合同クラ
スの各々は４つのアソシアティビティ・クラス６−０〜
６−３に分割される。４つの比較回路（COMP）７−０〜
７−３はキャッシュ・ヒットがプロセッサ・アドレス・
バス８を介してアドレス指定された合同クラスのアソシ
アティブ・クラスの１つに生じるかどうかを判定する。
比較回路７−０〜７−３の出力９−０〜９−３はOR回
路10、11、12を介してLRUアレイ15、16、17へのWRITE入
力に結合される。各LRUアレイ15、16、17はキャッシュ
１及びDLAT2の各合同クラスに対応するエントリを含
む。従って、アレイ15、16及び17はそれぞれ合同クラス
・エントリ18−１〜18−ｎ、19−１〜19−ｎ及び20−１
〜20−ｎを有する。
路10、11、12を介してLRUアレイ15、16、17へのWRITE入
力に結合される。各LRUアレイ15、16、17はキャッシュ
１及びDLAT2の各合同クラスに対応するエントリを含
む。従って、アレイ15、16及び17はそれぞれ合同クラス
・エントリ18−１〜18−ｎ、19−１〜19−ｎ及び20−１
〜20−ｎを有する。
出力９−０及び９−２はそれぞれLRUアレイ16及び17
へのデータ入力を形成する。OR回路10の出力21はLRUア
レイ15へのデータ入力を形成する。インバータ22−１〜
22−３はアレイ15、16及び17のもう１つのビット位置に
奇数パリティ・ビット入力を供給する。
へのデータ入力を形成する。OR回路10の出力21はLRUア
レイ15へのデータ入力を形成する。インバータ22−１〜
22−３はアレイ15、16及び17のもう１つのビット位置に
奇数パリティ・ビット入力を供給する。
変更ビット・アレイ25〜28は各アソシアティビティ・
クラスに１つ設けられる。アレイ25〜28の各々はキャッ
シュ及びDLAT合同クラスの数に等しい複数の合同クラス
・エントリ（即ち、30−１〜30−ｎ、31−１〜31−ｎ、
32−１〜32−ｎ及び33−１〜33−ｎ）を有する。
クラスに１つ設けられる。アレイ25〜28の各々はキャッ
シュ及びDLAT合同クラスの数に等しい複数の合同クラス
・エントリ（即ち、30−１〜30−ｎ、31−１〜31−ｎ、
32−１〜32−ｎ及び33−１〜33−ｎ）を有する。
ANDゲート35〜38の出力はそれぞれアレイ25〜28へのW
RITE入力を形成する。出力９−０〜９−３はそれぞれAN
Dゲート35〜38に入力を供給する。ANDゲート35〜38への
もう１つの入力はOR回路39から供給される。STORE（記
憶）ライン40及びCASTOUT（投棄）ライン41はOR回路39
に入力を供給する。
RITE入力を形成する。出力９−０〜９−３はそれぞれAN
Dゲート35〜38に入力を供給する。ANDゲート35〜38への
もう１つの入力はOR回路39から供給される。STORE（記
憶）ライン40及びCASTOUT（投棄）ライン41はOR回路39
に入力を供給する。
STOREライン40は変更ビット・アレイ25〜28の各々に
もデータ入力を供給する。インバータ22−４〜22−７は
変更ビット・アレイ25〜28のもう１つのビット位置に奇
数パリティ・ビット入力を供給する。
もデータ入力を供給する。インバータ22−４〜22−７は
変更ビット・アレイ25〜28のもう１つのビット位置に奇
数パリティ・ビット入力を供給する。
プロセッサ・アドレス・バス８は合同クラス・アドレ
ス・ビットをアドレス15〜17及び25〜28の各々に結合す
る。適切な読取り制御（図示せず）が使用及び変更ビッ
トの読出しを許可する。
ス・ビットをアドレス15〜17及び25〜28の各々に結合す
る。適切な読取り制御（図示せず）が使用及び変更ビッ
トの読出しを許可する。
前述のように、各合同クラスのアソシアティビティ・
クラスのLRU2進コードを維持し更新する読取り／変更／
書込みサイクルの要求は、別個にアドレス可能なLRU実
現のアレイを設けることにより不必要になる。
クラスのLRU2進コードを維持し更新する読取り／変更／
書込みサイクルの要求は、別個にアドレス可能なLRU実
現のアレイを設けることにより不必要になる。
第１図の良好な実施例では、データ・キャッシュ１は
ｎ合同クラスを有する４ウェイのアソシアティブであ
る。LRUアレイは、合同クラス毎に、3LRUビットＡ、Ｂ
及びＣ、４変更ビットM0〜M3並びにパリティ・ビットを
保持するのに使用される。
ｎ合同クラスを有する４ウェイのアソシアティブであ
る。LRUアレイは、合同クラス毎に、3LRUビットＡ、Ｂ
及びＣ、４変更ビットM0〜M3並びにパリティ・ビットを
保持するのに使用される。
LRUビットは、主記憶装置（図示せず）から新しいデ
ータをページ・インする必要があるとき、プロセッサに
よりどのアソシアティビティ・クラスがより低い使用頻
度になっており、重ね書きするべきかを選択するのに使
用される。
ータをページ・インする必要があるとき、プロセッサに
よりどのアソシアティビティ・クラスがより低い使用頻
度になっており、重ね書きするべきかを選択するのに使
用される。
記憶装置からデータがページ・インされて以来、対応
するキャッシュのアソシアティビティ・クラス内のデー
タがプロセッサ（CPU）により変更されたかどうかを表
わすため、変更ビットが使用される。これは重ね書きさ
れるLRUビットによって選択されたキャッシュ内のデー
タが実際に重ね書きできるかどうか、又はそれが変更さ
れていて主記憶装置にページ・アウトされなければなら
ないかどうかを指図する。
するキャッシュのアソシアティビティ・クラス内のデー
タがプロセッサ（CPU）により変更されたかどうかを表
わすため、変更ビットが使用される。これは重ね書きさ
れるLRUビットによって選択されたキャッシュ内のデー
タが実際に重ね書きできるかどうか、又はそれが変更さ
れていて主記憶装置にページ・アウトされなければなら
ないかどうかを指図する。
LRUアレイは７つのnx2アレイ15〜17、25〜28により形
成され、その各々は合同クラス毎にLRU又は変更ビット
及びパリティを含む。この構成は変更中のビットだけの
書込みを可能にし、他のビットはそのままである。書込
むLRUビット及び変更ビットを選択するために使用され
る方法を次に説明する。
成され、その各々は合同クラス毎にLRU又は変更ビット
及びパリティを含む。この構成は変更中のビットだけの
書込みを可能にし、他のビットはそのままである。書込
むLRUビット及び変更ビットを選択するために使用され
る方法を次に説明する。
前述の実施例のデータ・キャッシュLRU2進コードは３
ビットから成る。この３ビットは下記のように復号され
る。
ビットから成る。この３ビットは下記のように復号され
る。
必要なLRUビットを、最初にそれらを読取らずに、更
新するために、下記に示すアルゴリズムが使用される。
新するために、下記に示すアルゴリズムが使用される。
LRUビットＡ IF（CPUがクラス０又は１をアクセスする）THEN（デー タ＝１） IF（CPUがクラス２又は３をアクセスする）THEN（デー タ＝０） WRITE IF（CPUがクラス０、１、２又は３をアクセスす る） LRUビットＢ IF（CPUがクラス０をアクセスする）THEN（データ＝ １） IF（CPUがクラス１をアクセスする）THEN（データ＝ ０） WRITE IF（CPUがクラス０又は１をアクセスする） LRUビットＣ IF（CPUがクラス２をアクセスする）THEN（データ＝ １） IF（CPUがクラス３をアクセスする）THEN（データ＝ ０） WRITE IF（CPUがクラス２又は３をアクセスする） CPUがキャッシュをうまくアクセスする、即ち“キャ
ッシュ・ヒット”のとき、LRUビットＡは必ず書込まれ
る。もしCPUがクラス０又は１をアクセスしたなら、書
込まれたビットＡの値は‘1'にセットされ、もしクラス
２又は３がアクセスされれば‘0'にセットされる。LRU
ビットＢはCPUがクラス０又は１をアクセスするときだ
け書込まれる。もしクラス０がアクセスされれば、書込
まれたビットＢの値は‘1'となり、もしクラス１がアク
セスされれば‘0'となる。同様に、LRUビットＣはクラ
ス２又は３がアクセスされるときだけ書込まれ、もしク
ラス２がアクセスされれば‘1'にセットされ、もしクラ
ス３がアクセスされれば‘0'にセットされる。
ッシュ・ヒット”のとき、LRUビットＡは必ず書込まれ
る。もしCPUがクラス０又は１をアクセスしたなら、書
込まれたビットＡの値は‘1'にセットされ、もしクラス
２又は３がアクセスされれば‘0'にセットされる。LRU
ビットＢはCPUがクラス０又は１をアクセスするときだ
け書込まれる。もしクラス０がアクセスされれば、書込
まれたビットＢの値は‘1'となり、もしクラス１がアク
セスされれば‘0'となる。同様に、LRUビットＣはクラ
ス２又は３がアクセスされるときだけ書込まれ、もしク
ラス２がアクセスされれば‘1'にセットされ、もしクラ
ス３がアクセスされれば‘0'にセットされる。
このLRU更新方法により１つの計算機サイクルでアレ
イをREAD/MODIFY/WRITEする必要性がなくなる。
イをREAD/MODIFY/WRITEする必要性がなくなる。
個々の変更ビット更新の方法を下記に示す。
変更ビット０ IF（クラス０をCASTOUTする）THEN（データ＝０） IF（クラス０にSTOREする）THEN（データ＝１） WRITE IF（CASTOUT又はクラス０にSTOREする） 変更ビット１ IF（クラス１をCASTOUTする）THEN（データ＝０） IF（クラス１にSTOREする）THEN（データ＝１） WRITE IF（CASTOUT又はクラス１にSTOREする） 変更ビット２ IF（クラス２をCASTOUTする）THEN（データ＝０） IF（クラス２にSTOREする）THEN（データ＝１） WRITE IF（CASTOUT又はクラス２にSTOREする） 変更ビット３ IF（クラス３をCASTOUTする）THEN（データ＝０） IF（クラス３にSTOREする）THEN（データ＝１） WRITE IF（CASTOUT又はクラス３にSTOREする） 特定のアソシアティビティ・クラスの変更ビットM0〜
M3は、CPUがSTOREライン40上の論理的な‘1'信号を当該
クラスに書込むときだけ‘1'にセットされる。変更ビッ
トは変更されたデータが主記憶装置にページ・アウトさ
れ、新しい‘未変更’データがキャッシュ１のその場所
に書込まれるときだけ‘0'にセットされる。論理的な
‘1'信号はCASTOUTライン41に現われ、論理的な“0"信
号はSTOREライン40に現われる。
M3は、CPUがSTOREライン40上の論理的な‘1'信号を当該
クラスに書込むときだけ‘1'にセットされる。変更ビッ
トは変更されたデータが主記憶装置にページ・アウトさ
れ、新しい‘未変更’データがキャッシュ１のその場所
に書込まれるときだけ‘0'にセットされる。論理的な
‘1'信号はCASTOUTライン41に現われ、論理的な“0"信
号はSTOREライン40に現われる。
いかなるCPU動作中も常に１つの変更ビットだけがセ
ット又はリセットされるから、任意の所与の計算機サイ
クルで、せいぜい１つの変更アレイだけがその夫々のAN
Dゲート35〜38によってクロックされる。再び、全ての
４変更ビットM0〜M3をREAD/MODIFY/WRITEする必要性が
なくなり、計算機サイクル時間が少なくとも１つのアレ
イのREAD/MODIFY/WRITEサイクルの長さでなければなら
ないという制約がなくなる。
ット又はリセットされるから、任意の所与の計算機サイ
クルで、せいぜい１つの変更アレイだけがその夫々のAN
Dゲート35〜38によってクロックされる。再び、全ての
４変更ビットM0〜M3をREAD/MODIFY/WRITEする必要性が
なくなり、計算機サイクル時間が少なくとも１つのアレ
イのREAD/MODIFY/WRITEサイクルの長さでなければなら
ないという制約がなくなる。
第１図で、アレイ15〜17及び25〜28並びに関連したロ
ジックは前述の方法を実現する。プロセッサ（図示せ
ず）はキャッシュ１をアクセスするためバス８にアドレ
スを送り出すと仮定する。該アドレスの合同クラス・ビ
ットはDLAT2で適切な合同クラスの４つのアソシアティ
ビティ・クラスを選択し、それらの内容（キャッシュ１
内の対応するアソシアティビティ・クラスに記憶された
データの、より上位のアドレス・ビット）を比較回路７
−０〜７−３に入力する。
ジックは前述の方法を実現する。プロセッサ（図示せ
ず）はキャッシュ１をアクセスするためバス８にアドレ
スを送り出すと仮定する。該アドレスの合同クラス・ビ
ットはDLAT2で適切な合同クラスの４つのアソシアティ
ビティ・クラスを選択し、それらの内容（キャッシュ１
内の対応するアソシアティビティ・クラスに記憶された
データの、より上位のアドレス・ビット）を比較回路７
−０〜７−３に入力する。
もしバス８上のアドレスで探索したデータがキャッシ
ュ１にあれば、４つのアソシアティビティ・クラスの１
つに記憶された上位のビットはバス８上の対応する上位
のアドレス・ビットに一致し（等しくなり）、出力９−
０〜９−３の１つに比較一致信号が生じる。
ュ１にあれば、４つのアソシアティビティ・クラスの１
つに記憶された上位のビットはバス８上の対応する上位
のアドレス・ビットに一致し（等しくなり）、出力９−
０〜９−３の１つに比較一致信号が生じる。
比較一致信号がライン９−０にあると仮定すると、論
理的な‘1'がアレイ16（LRUビットＢ）のデータ入力に
印加され、同時に、WRITE入力がライン９−０及びOR回
路10を介してアレイ16に印加される。
理的な‘1'がアレイ16（LRUビットＢ）のデータ入力に
印加され、同時に、WRITE入力がライン９−０及びOR回
路10を介してアレイ16に印加される。
論理的な‘1'のデータ入力はライン９−０からOR回路
10及びその出力21を介してアレイ15にも印加される。WR
ITE信号はライン９−０からOR回路10及び12を介してア
レイ15に印加される。
10及びその出力21を介してアレイ15にも印加される。WR
ITE信号はライン９−０からOR回路10及び12を介してア
レイ15に印加される。
バス８上の合同アドレス・ビットはアレイ15、16で適
切な合同クラス位置を選択し、LRUビットＡ及びＢに
‘1'を書込む。
切な合同クラス位置を選択し、LRUビットＡ及びＢに
‘1'を書込む。
同様にライン９−１の比較一致信号はビット１、０を
それぞれアレイ・ビットＡ及びＢに入力させる。ライン
９−２の比較一致信号は論理的なビット０、１をそれぞ
れアレイ・ビットＡ及びＣに入力させる。ライン９−３
の比較一致信号は論理的なビット０、０をそれぞれアレ
イ・ビットＡ及びＣに書込ませる。
それぞれアレイ・ビットＡ及びＢに入力させる。ライン
９−２の比較一致信号は論理的なビット０、１をそれぞ
れアレイ・ビットＡ及びＣに入力させる。ライン９−３
の比較一致信号は論理的なビット０、０をそれぞれアレ
イ・ビットＡ及びＣに書込ませる。
第１図と第２図のアルゴリズムの間の相違を説明する
ため、LRUで合同クラスのＡ、Ｂ、Ｃビットの00Xの状態
がアクセスのため選択されていると仮定する。よってア
ソシアティビティ・クラス０（表１）は最低使用頻度ク
ラスである。
ため、LRUで合同クラスのＡ、Ｂ、Ｃビットの00Xの状態
がアクセスのため選択されていると仮定する。よってア
ソシアティビティ・クラス０（表１）は最低使用頻度ク
ラスである。
更に、次のアクセスはアソシアティビティ・クラス０
であり、論理的なビット１、１が適切なＡ及びＢアレイ
位置に書込まれると仮定する。これはアソシアティビテ
ィ・クラス２（1,1,0）又は３（1,1,1）のどちらかを生
じ、変更されていないＣビットの以前の経歴により今は
新しい“最低使用頻度”クラスである。
であり、論理的なビット１、１が適切なＡ及びＢアレイ
位置に書込まれると仮定する。これはアソシアティビテ
ィ・クラス２（1,1,0）又は３（1,1,1）のどちらかを生
じ、変更されていないＣビットの以前の経歴により今は
新しい“最低使用頻度”クラスである。
しかしながら、アソシアティビティ・クラス１は最低
使用頻度クラスとして識別されているべきであるが、こ
れはＡビットが‘1'に変更されているから不可能である
ことがある。前述のように、従来のLRUアルゴリズムに
あったこのより高いレベルの選択性を与えるため６ビッ
ト・コードが必要になるが、６ビット・コードの実現は
ずっと高価になる。
使用頻度クラスとして識別されているべきであるが、こ
れはＡビットが‘1'に変更されているから不可能である
ことがある。前述のように、従来のLRUアルゴリズムに
あったこのより高いレベルの選択性を与えるため６ビッ
ト・コードが必要になるが、６ビット・コードの実現は
ずっと高価になる。
第２図は従来のアルゴリズムによる本発明の実現を示
す。説明を容易にするため、４ウェイの代りに３ウェイ
のアソシアティビティが合同クラス毎に設けられると仮
定する。よって、比較回路７−３、AND回路38及び変更
ビットM3アレイ28は必要としない。OR回路10、11及び12
（第１図）のロジックは第２図のロジックに置き換えら
れる。
す。説明を容易にするため、４ウェイの代りに３ウェイ
のアソシアティビティが合同クラス毎に設けられると仮
定する。よって、比較回路７−３、AND回路38及び変更
ビットM3アレイ28は必要としない。OR回路10、11及び12
（第１図）のロジックは第２図のロジックに置き換えら
れる。
下記の表は、８つの可能な論理的なビットの組合せの
うち６つが有効なLRUアルゴリズムの時間順のシーケン
ス及びコード・ビットを示す。
うち６つが有効なLRUアルゴリズムの時間順のシーケン
ス及びコード・ビットを示す。
時間順 Ａ Ｂ Ｃ シーケンス 0A1 0A2 1A2 012 １ １ １ 021 １ １ ０ 102 ０ １ １ 120 ０ ０ １ 210 ０ ０ ０ 201 １ ０ ０ “時間順シーケンス”の列で、最後（右端）のアソシ
アティビティ・クラスは最低使用頻度であり、最初（左
端）は最高使用頻度である。よって、シーケンス012の
場合、２は最低使用頻度のクラスである。
アティビティ・クラスは最低使用頻度であり、最初（左
端）は最高使用頻度である。よって、シーケンス012の
場合、２は最低使用頻度のクラスである。
コード・ビットの列Ａ、Ｂ、Ｃで、表現0A1は最後の
クラス１の選択の後（次）にアソシアティビティ・クラ
ス０が選択されたことを意味し、0A2はクラス２の後に
クラス０が選択されたことを意味し、1A2はクラス２の
後にクラス１が選択されたことを意味する。
クラス１の選択の後（次）にアソシアティビティ・クラ
ス０が選択されたことを意味し、0A2はクラス２の後に
クラス０が選択されたことを意味し、1A2はクラス２の
後にクラス１が選択されたことを意味する。
アルゴリズムにより、もしアソシアティビティ・クラ
ス０が選択されれば、論理的な‘1'がアレイ・ビットＡ
及びＢに書込まれ、もしクラス１が選択されれば、論理
的な‘1'及び‘0'がそれぞれビットＡ及びＢに書込ま
れ、そしてもしクラス２が選択されれば、論理的な‘0'
がビットＢ及びＣに書込まれる。
ス０が選択されれば、論理的な‘1'がアレイ・ビットＡ
及びＢに書込まれ、もしクラス１が選択されれば、論理
的な‘1'及び‘0'がそれぞれビットＡ及びＢに書込ま
れ、そしてもしクラス２が選択されれば、論理的な‘0'
がビットＢ及びＣに書込まれる。
第２図のロジックはこのアルゴリズムを実現する。比
較一致ライン49−０はOR回路50、51を介してアレイＡ及
びＢのWRITE入力に結合される。ライン49は、ドライバ
（DR）52、53への論理的な‘1'の入力を介して、論理的
な‘1'の信号をアレイＡ及びＢへのデータ入力にも印加
し、アレイＡ、Ｂに１、１をWRITEする。
較一致ライン49−０はOR回路50、51を介してアレイＡ及
びＢのWRITE入力に結合される。ライン49は、ドライバ
（DR）52、53への論理的な‘1'の入力を介して、論理的
な‘1'の信号をアレイＡ及びＢへのデータ入力にも印加
し、アレイＡ、Ｂに１、１をWRITEする。
比較一致ライン49−１はOR回路50及び54を介してアレ
イＡ及びＣのWRITE入力に、ドライバ52への論理的な
‘0'の入力を介してアレイＡのデータ入力に且つドライ
バ56を介してアレイＣのデータ入力に結合される。これ
は０、１をそれぞれアレイＡ及びＣに書込む。
イＡ及びＣのWRITE入力に、ドライバ52への論理的な
‘0'の入力を介してアレイＡのデータ入力に且つドライ
バ56を介してアレイＣのデータ入力に結合される。これ
は０、１をそれぞれアレイＡ及びＣに書込む。
比較一致回路49−２はOR回路51及び54を介してアレイ
Ｂ及びＣへのWRITE入力に、ドライバ53への論理的な
‘0'の入力を介してアレイＢのデータ入力に且つドライ
バ56への論理的な‘0'の入力を介してアレイＣのデータ
入力に結合される。これは０、０をアレイＢ及びＣに書
込む。
Ｂ及びＣへのWRITE入力に、ドライバ53への論理的な
‘0'の入力を介してアレイＢのデータ入力に且つドライ
バ56への論理的な‘0'の入力を介してアレイＣのデータ
入力に結合される。これは０、０をアレイＢ及びＣに書
込む。
E.発明の効果 本発明によれば、RMWサイクルの動作を要することな
しにLRU2進コードの更新が可能となり、更新に要する時
間が短縮される。
しにLRU2進コードの更新が可能となり、更新に要する時
間が短縮される。
第１図は準LRU置換アルゴリズムを使用する本発明の良
好な実施例の部分的な概要図である。 第２図は従来のLRUアルゴリズムを使用する代替実施例
の部分的な詳細図である。 １……キャッシュ、２……DLAT2、７−０〜７−３……
比較回路、８……プロセッサ・アドレス・バス、10、1
1、12……OR回路、15、16、17……LRUアレイ、22−１〜
22−７……インバータ、25〜28……変更ビット・アレ
イ、35−38……ANDゲート、39……OR回路、50、51、54
……OR回路、52、53、56……ドライバ。
好な実施例の部分的な概要図である。 第２図は従来のLRUアルゴリズムを使用する代替実施例
の部分的な詳細図である。 １……キャッシュ、２……DLAT2、７−０〜７−３……
比較回路、８……プロセッサ・アドレス・バス、10、1
1、12……OR回路、15、16、17……LRUアレイ、22−１〜
22−７……インバータ、25〜28……変更ビット・アレ
イ、35−38……ANDゲート、39……OR回路、50、51、54
……OR回路、52、53、56……ドライバ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゴードン・チヤールズ・ハーバツト アメリカ合衆国ニユーヨーク州ヴエスタ ル、アール・デイー２、ボツクス271 (72)発明者 マイケル・パトリツク・ヴアシヨン アメリカ合衆国ニユーヨーク州アパラチ ン、イースト・メイン・ストリート46番 地 (56)参考文献 特開 昭48−102928（ＪＰ，Ａ)
Claims (1)
- 【請求項１】各々が複数のセクションを有する複数個の
記憶位置グループを有するキャッシュ記憶装置と、 どのセクションがCPUによって現在アクセスされている
かを判定する第１判定手段と、 各上記グループ内の上記セクションに対する上記CPUに
よるアクセスの相対的順序の表示を記憶するための、各
上記グループ毎の別々の第１エントリと、どの上記セク
ションが上記CPUによるアクセスの間に変更されたかを
示す表示を記憶するための、各上記セクションに対する
別々にアドレス可能な第２エントリとを含む記憶アレイ
と、 上記CPUにより現在アクセスされている上記セクション
が、上記アクセスの間に変更されているかを判定する第
２判定手段と、 上記記憶アレイ及び上記第１及び第２判定手段に結合さ
れ、上記CPUによって現在アクセスされているセクショ
ンを含むグループに対応する上記記憶アレイの上記第１
エントリを直接更新し、上記セクションが主メモリから
読み取られてから少なくとも１度は変更されたことを示
す表示を伴い且つ現在変更されているセクションに対応
する上記記憶アレイ内の上記第２エントリを直接更新す
る記憶アレイ制御手段とを含み、 上記記憶アレイ制御手段は、現在アクセスされているグ
ループに対応する第１エントリのうちの所定の１ビット
をセットすることにより、現在アクセスされているグル
ープを示し、残りのビットをセットすることにより、現
在アクセスされているセクションを示す 記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/293,913 US5060136A (en) | 1989-01-06 | 1989-01-06 | Four-way associative cache with dlat and separately addressable arrays used for updating certain bits without reading them out first |
| US293913 | 1989-01-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02191053A JPH02191053A (ja) | 1990-07-26 |
| JP2681398B2 true JP2681398B2 (ja) | 1997-11-26 |
Family
ID=23131105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1297803A Expired - Lifetime JP2681398B2 (ja) | 1989-01-06 | 1989-11-17 | 記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5060136A (ja) |
| EP (1) | EP0377162A3 (ja) |
| JP (1) | JP2681398B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5125085A (en) * | 1989-09-01 | 1992-06-23 | Bull Hn Information Systems Inc. | Least recently used replacement level generating apparatus and method |
| IT1247640B (it) * | 1990-04-26 | 1994-12-28 | St Microelectronics Srl | Operazioni booleane tra due qualsiasi bit di due qualsiasi registri |
| JPH0410041A (ja) * | 1990-04-27 | 1992-01-14 | Toshiba Corp | データ退避方式 |
| US5325504A (en) * | 1991-08-30 | 1994-06-28 | Compaq Computer Corporation | Method and apparatus for incorporating cache line replacement and cache write policy information into tag directories in a cache system |
| US5581731A (en) * | 1991-08-30 | 1996-12-03 | King; Edward C. | Method and apparatus for managing video data for faster access by selectively caching video data |
| JPH06318174A (ja) * | 1992-04-29 | 1994-11-15 | Sun Microsyst Inc | キャッシュ・メモリ・システム及び主メモリに記憶されているデータのサブセットをキャッシュする方法 |
| EP0624844A2 (en) * | 1993-05-11 | 1994-11-17 | International Business Machines Corporation | Fully integrated cache architecture |
| US5749090A (en) * | 1994-08-22 | 1998-05-05 | Motorola, Inc. | Cache tag RAM having separate valid bit array with multiple step invalidation and method therefor |
| US5699550A (en) * | 1994-10-14 | 1997-12-16 | Compaq Computer Corporation | Computer system cache performance on write allocation cycles by immediately setting the modified bit true |
| US5640532A (en) * | 1994-10-14 | 1997-06-17 | Compaq Computer Corporation | Microprocessor cache memory way prediction based on the way of previous memory read |
| US6014709A (en) * | 1997-11-05 | 2000-01-11 | Unisys Corporation | Message flow protocol for avoiding deadlocks |
| US6052760A (en) * | 1997-11-05 | 2000-04-18 | Unisys Corporation | Computer system including plural caches and utilizing access history or patterns to determine data ownership for efficient handling of software locks |
| US6049845A (en) * | 1997-11-05 | 2000-04-11 | Unisys Corporation | System and method for providing speculative arbitration for transferring data |
| US6092156A (en) * | 1997-11-05 | 2000-07-18 | Unisys Corporation | System and method for avoiding deadlocks utilizing split lock operations to provide exclusive access to memory during non-atomic operations |
| US6314501B1 (en) | 1998-07-23 | 2001-11-06 | Unisys Corporation | Computer system and method for operating multiple operating systems in different partitions of the computer system and for allowing the different partitions to communicate with one another through shared memory |
| US6338120B1 (en) | 1999-02-26 | 2002-01-08 | International Business Machines Corporation | Apparatus for cache use history encoding and decoding including next lru and next mru and method therefor |
| US6687818B1 (en) | 1999-07-28 | 2004-02-03 | Unisys Corporation | Method and apparatus for initiating execution of an application processor in a clustered multiprocessor system |
| US6665761B1 (en) | 1999-07-28 | 2003-12-16 | Unisys Corporation | Method and apparatus for routing interrupts in a clustered multiprocessor system |
| WO2010117363A1 (en) | 2009-04-09 | 2010-10-14 | Michelin Recherche Et Technique, S.A. | Tire metallic cable anomaly detection method and apparatus |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3588829A (en) * | 1968-11-14 | 1971-06-28 | Ibm | Integrated memory system with block transfer to a buffer store |
| US3840863A (en) * | 1973-10-23 | 1974-10-08 | Ibm | Dynamic storage hierarchy system |
| FR116049A (ja) * | 1975-03-20 | |||
| US4008460A (en) * | 1975-12-24 | 1977-02-15 | International Business Machines Corporation | Circuit for implementing a modified LRU replacement algorithm for a cache |
| US4168541A (en) * | 1978-09-25 | 1979-09-18 | Sperry Rand Corporation | Paired least recently used block replacement system |
| US4322795A (en) * | 1980-01-24 | 1982-03-30 | Honeywell Information Systems Inc. | Cache memory utilizing selective clearing and least recently used updating |
| US4464712A (en) * | 1981-07-06 | 1984-08-07 | International Business Machines Corporation | Second level cache replacement method and apparatus |
| US4807110A (en) * | 1984-04-06 | 1989-02-21 | International Business Machines Corporation | Prefetching system for a cache having a second directory for sequentially accessed blocks |
| US4695950A (en) * | 1984-09-17 | 1987-09-22 | International Business Machines Corporation | Fast two-level dynamic address translation method and means |
| EP0203601B1 (en) * | 1985-05-29 | 1992-08-05 | Kabushiki Kaisha Toshiba | Cache system adopting an lru system, and magnetic disk controller incorporating it |
| US4833601A (en) * | 1987-05-28 | 1989-05-23 | Bull Hn Information Systems Inc. | Cache resiliency in processing a variety of address faults |
| US4843541A (en) * | 1987-07-29 | 1989-06-27 | International Business Machines Corporation | Logical resource partitioning of a data processing system |
| US4905141A (en) * | 1988-10-25 | 1990-02-27 | International Business Machines Corporation | Partitioned cache memory with partition look-aside table (PLAT) for early partition assignment identification |
-
1989
- 1989-01-06 US US07/293,913 patent/US5060136A/en not_active Expired - Fee Related
- 1989-11-17 JP JP1297803A patent/JP2681398B2/ja not_active Expired - Lifetime
- 1989-12-18 EP EP19890123347 patent/EP0377162A3/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP0377162A3 (en) | 1991-01-09 |
| JPH02191053A (ja) | 1990-07-26 |
| US5060136A (en) | 1991-10-22 |
| EP0377162A2 (en) | 1990-07-11 |
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