JPH02191053A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH02191053A JPH02191053A JP1297803A JP29780389A JPH02191053A JP H02191053 A JPH02191053 A JP H02191053A JP 1297803 A JP1297803 A JP 1297803A JP 29780389 A JP29780389 A JP 29780389A JP H02191053 A JPH02191053 A JP H02191053A
- Authority
- JP
- Japan
- Prior art keywords
- binary code
- storage
- class
- lru
- cache
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 4
- 238000003491 array Methods 0.000 abstract description 23
- 102100027152 Dihydrolipoyllysine-residue acetyltransferase component of pyruvate dehydrogenase complex, mitochondrial Human genes 0.000 abstract 1
- 101001122360 Homo sapiens Dihydrolipoyllysine-residue acetyltransferase component of pyruvate dehydrogenase complex, mitochondrial Proteins 0.000 abstract 1
- 238000000034 method Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000006187 pill Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
- G06F12/121—Replacement control using replacement algorithms
- G06F12/123—Replacement control using replacement algorithms with age lists, e.g. queue, most recently used [MRU] list or least recently used [LRU] list
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は複数のユニット（ｕｎｉｔ）の使用の順序を表
わす情報を維持する装置に関する。
わす情報を維持する装置に関する。
Ｂ、従来技術及びその問題点
ランダムなシーケンスで使用される複数のユニットを有
するデータ処理システムでは、種々のユニットを共用し
て使用する必要があり、且つ最適レベルのパフォーマン
スを達成するためには、現にユニットに割当てられた使
用以上の利用を必要とする頻度が最低であるユニットを
更にそれぞれの新たな使用のために割当てる必要がある
。
するデータ処理システムでは、種々のユニットを共用し
て使用する必要があり、且つ最適レベルのパフォーマン
スを達成するためには、現にユニットに割当てられた使
用以上の利用を必要とする頻度が最低であるユニットを
更にそれぞれの新たな使用のために割当てる必要がある
。
本発明の良好な実施例は高速バッファ記憶装置（キャッ
シュ）と、ディレクトリ・ルック・アサイド・テーブル
（ＤＬＡＴ）と、バッファ記憶装置のそれぞれのセクシ
ョンの使用シーケンスに関した２連符号化情報を維持す
る最低使用頻度（ＬＲＵ）の装置又は少なくとも準（ｑ
ｕａｓｉ）ＬＲＵ装置とを有するキャッシュ記憶システ
ムに組込まれる。
シュ）と、ディレクトリ・ルック・アサイド・テーブル
（ＤＬＡＴ）と、バッファ記憶装置のそれぞれのセクシ
ョンの使用シーケンスに関した２連符号化情報を維持す
る最低使用頻度（ＬＲＵ）の装置又は少なくとも準（ｑ
ｕａｓｉ）ＬＲＵ装置とを有するキャッシュ記憶システ
ムに組込まれる。
キャッシュ及びそのＤＬＡＴは複数の合同クラスに＝４
＝ 分割され、各合同クラスは複数のアソシアティビティ・
クラスを含む、 ＬＲＵ装置は合同クラス毎に１つの位
置を持ちそこにそれぞれの合同クラスのアソシアテイビ
ティ・クラスの使用データ（ＬＲＵ２進コード）を記憶
する記憶アレイを含む、前記キャッシュ記憶システムは
多くの特許及び出版物、例えば米国特許第３５８８８２
９号明細書に記述されている。
＝ 分割され、各合同クラスは複数のアソシアティビティ・
クラスを含む、 ＬＲＵ装置は合同クラス毎に１つの位
置を持ちそこにそれぞれの合同クラスのアソシアテイビ
ティ・クラスの使用データ（ＬＲＵ２進コード）を記憶
する記憶アレイを含む、前記キャッシュ記憶システムは
多くの特許及び出版物、例えば米国特許第３５８８８２
９号明細書に記述されている。
このタイプの既知のキャッシュ・システムの動作中、各
合同クラスのＬＲＬｌＺ進コードは、関連する合同クラ
スのアソシアテイビテイ・クラスの１つに対応するキャ
ッシュ記憶領域のアクセス（使用）が成功する毎に更新
される。どのアソシアティビティ・クラスのアクセスが
選択されるかにより、２進コードの幾つかのＬＲＩＪビ
ットが更新されなければならない、残りの２進コード・
ビットは、それらが以前のアクセスの経歴を維持し変ら
ないから更新を必要としない。
合同クラスのＬＲＬｌＺ進コードは、関連する合同クラ
スのアソシアテイビテイ・クラスの１つに対応するキャ
ッシュ記憶領域のアクセス（使用）が成功する毎に更新
される。どのアソシアティビティ・クラスのアクセスが
選択されるかにより、２進コードの幾つかのＬＲＩＪビ
ットが更新されなければならない、残りの２進コード・
ビットは、それらが以前のアクセスの経歴を維持し変ら
ないから更新を必要としない。
更に、 ＬＲＵ記憶アレイはアソシアテイビテイ。
クラス毎に、各合同クラス位置に１つの”変更”ビット
を含む、アソシアテイビティ・クラスに対応するキャッ
シュ領域に新しいデータが書込まれると、これらのビッ
トの各々は０″にセットされる。
を含む、アソシアテイビティ・クラスに対応するキャッ
シュ領域に新しいデータが書込まれると、これらのビッ
トの各々は０″にセットされる。
変更ビットは、この新しいデータが、例えばキャッシュ
に対するＣＰＵ書込みにより、変更される場合にだけ１
”に変更される。よって、これらの変更ビットはシステ
ム動作中に更新されなければならない。
に対するＣＰＵ書込みにより、変更される場合にだけ１
”に変更される。よって、これらの変更ビットはシステ
ム動作中に更新されなければならない。
キャッシュのアクセスが成功している間はＬＲＵ２進コ
ードにあるＬＲＩＪビットがみな更新されるとは限らな
いが、一般に既知のシステムは２進コード・ビットの全
てを、更新を要するものも要しないものも、適切なＬＲ
Ｕアレイ位置から読出している。前者のビットは更新さ
れ、全てのビットは更新されたものも更新されないもの
もアレイ位置に戻される。これは従来技術では更新動作
のＲＥＡＤ／ＭＯＤＩＦＹ／ＷＲＩＴＥ （読取／変更
／書込） （ＲＭ讐）サイクルと呼ばれる。
ードにあるＬＲＩＪビットがみな更新されるとは限らな
いが、一般に既知のシステムは２進コード・ビットの全
てを、更新を要するものも要しないものも、適切なＬＲ
Ｕアレイ位置から読出している。前者のビットは更新さ
れ、全てのビットは更新されたものも更新されないもの
もアレイ位置に戻される。これは従来技術では更新動作
のＲＥＡＤ／ＭＯＤＩＦＹ／ＷＲＩＴＥ （読取／変更
／書込） （ＲＭ讐）サイクルと呼ばれる。
システム・パフォーマンスはＣＰＵシステム・サイクル
中にＲＭＩＩサイクルをうまく実行する必要がある。シ
ステム速度が増大するにつれてＲＭＷサイクルはシステ
ム・サイクル・タイムを制限する。
中にＲＭＩＩサイクルをうまく実行する必要がある。シ
ステム速度が増大するにつれてＲＭＷサイクルはシステ
ム・サイクル・タイムを制限する。
よって、本発明の主たる１」的は使用データ及び（又は
）変更ビットの更新に必要な時間を最小にすることであ
る。
）変更ビットの更新に必要な時間を最小にすることであ
る。
更に本発明の特定の目的はＲＭＷサイクルの動作を必要
とせずにＬＲＵビット及び（又は）変更ビットの更新を
実行することである。
とせずにＬＲＵビット及び（又は）変更ビットの更新を
実行することである。
Ｃ６問題点を解決するための手段
前記目的は本発明の良好な実施例でＬＲＵ２進コードの
ビット位置毎に独立して且つ別々にアドレス可能なアレ
イを持つＬＲＵ記憶アレイを設けることにより達成され
る０例えば、１つの良好な実施例は合同クラス毎に４つ
のアソシアティビティ・クラスを含み、３つのＬＲＵビ
ットが準ＬＲＵ２進コード毎に供給される。
ビット位置毎に独立して且つ別々にアドレス可能なアレ
イを持つＬＲＵ記憶アレイを設けることにより達成され
る０例えば、１つの良好な実施例は合同クラス毎に４つ
のアソシアティビティ・クラスを含み、３つのＬＲＵビ
ットが準ＬＲＵ２進コード毎に供給される。
よって、３つの別々のアドレス可能なアレイはＬＲＵ記
憶アレイにＬＲυ２進コード・ビット毎に１つ設けられ
る。
憶アレイにＬＲυ２進コード・ビット毎に１つ設けられ
る。
各ＬＲＵ更新中、２つの２進コード・ビット位置だけが
書込まれ２進コード・ビットは読出されない、なぜなら
”書込み専用”更新はＲＥＡＤサブサイクルなしに終了
しているからである。
書込まれ２進コード・ビットは読出されない、なぜなら
”書込み専用”更新はＲＥＡＤサブサイクルなしに終了
しているからである。
更に、４つの別々の且つ独立したアドレス可能な記憶ア
レイが変更ビット毎に１つ設けられる。
レイが変更ビット毎に１つ設けられる。
よって、１つだけが更新を必要とするとき全ての変更ビ
ットを読出す必要はない、更新を要するのは更新機能を
終了するために“書込まれる”だけである。
ットを読出す必要はない、更新を要するのは更新機能を
終了するために“書込まれる”だけである。
誤り検出を可能にするため、７つの別々のアドレス可能
なアレイの各々は合同クラス毎に２つのビット位置（１
つはＬＲＵ又は変更ビット、１つはパリティ・ビット）
を含む、 ＬＲＵ及び（又は）変更ビットはアレイに書
込まれ、適切なパリティ・ビットが生成され、各々のＬ
ＲＵビット又は変更ビットと共に記憶される。
なアレイの各々は合同クラス毎に２つのビット位置（１
つはＬＲＵ又は変更ビット、１つはパリティ・ビット）
を含む、 ＬＲＵ及び（又は）変更ビットはアレイに書
込まれ、適切なパリティ・ビットが生成され、各々のＬ
ＲＵビット又は変更ビットと共に記憶される。
Ｄ、実施例
最初に第１図及び第２図の２つの実施例に注目されたい
０両実施例はキャッシュ記憶装置によす良好に使用する
ため°゛置換アルゴリズムの使用を図っている。より周
知のアルゴリズムの１つは従来のしＲＵアルゴリズムで
ある。これは旧来の使用ビットの全ての可能な有効組合
せを与えるのに十分な使用ビットを２進コードで用いる
０例えば、４ウエイのアソシアティビティにより、６ビ
ツト・コードがよく使用され、６４の論理組合せそのう
ち２４だけが有効であるーのビットを与える。
０両実施例はキャッシュ記憶装置によす良好に使用する
ため°゛置換アルゴリズムの使用を図っている。より周
知のアルゴリズムの１つは従来のしＲＵアルゴリズムで
ある。これは旧来の使用ビットの全ての可能な有効組合
せを与えるのに十分な使用ビットを２進コードで用いる
０例えば、４ウエイのアソシアティビティにより、６ビ
ツト・コードがよく使用され、６４の論理組合せそのう
ち２４だけが有効であるーのビットを与える。
第１図の実施例は、使用されたハードウェアの量と真に
”ＬＲＩＩ″のアソシアティビティ・クラスの選択の間
の１−レードオフである３ピッ１−・コードだけを与え
るアルゴリズムを使用する。この実施例では、”ＬＲＵ
″クラスが”次に最低使用頻度”のクラスの代りに選択
される。
”ＬＲＩＩ″のアソシアティビティ・クラスの選択の間
の１−レードオフである３ピッ１−・コードだけを与え
るアルゴリズムを使用する。この実施例では、”ＬＲＵ
″クラスが”次に最低使用頻度”のクラスの代りに選択
される。
第２図の実施例は従来の３ビツト・コードを使用する３
ウエイのアソシアティビティのＬＲ［Ｉアルゴリズムを
示す。
ウエイのアソシアティビティのＬＲ［Ｉアルゴリズムを
示す。
両実施例で、説明を容易にするため”使用”ビットはＬ
ＲＵビットと呼ばれる。
ＲＵビットと呼ばれる。
第１図で、キャッシュ１及びそのＤＬＡＴ２はそれぞれ
複数の合同クラス３−１〜３−ｎ及び４−１〜４−ｎに
分割される。更に、キャッシュ合同クラスの各々は４つ
のアソシアティビティ・クラス、例えば５−０〜５−３
に分割され、ｌ）Ｌ Ａ Ｔ合同クラスの各々は４つの
アソシアテイビテイ・クラス６−０〜６−３に分割され
る。４つの比較回路（ＣＯＭＰ） ７−０〜７−３はキ
ャッシュ・ヒツトがプロセッサ・アドレス・バス８を介
してアドレス指定された合同クラスのアソシアティブ・
クラスの１つに生じるかどうかを判定する。
複数の合同クラス３−１〜３−ｎ及び４−１〜４−ｎに
分割される。更に、キャッシュ合同クラスの各々は４つ
のアソシアティビティ・クラス、例えば５−０〜５−３
に分割され、ｌ）Ｌ Ａ Ｔ合同クラスの各々は４つの
アソシアテイビテイ・クラス６−０〜６−３に分割され
る。４つの比較回路（ＣＯＭＰ） ７−０〜７−３はキ
ャッシュ・ヒツトがプロセッサ・アドレス・バス８を介
してアドレス指定された合同クラスのアソシアティブ・
クラスの１つに生じるかどうかを判定する。
比較回路７−０〜７−３の出力９−０〜９−：（は０１
（回路１０．１１．１２を介してＬＲＵアレイ１５．１
６．１７への讐ＲＩＴＥ入力に結合される。各ＬＲＵア
レイ１５．１６．１７はキャッシュ１及びＤＬＡＴ２の
各合同クラスに対応するエントリを含む、従って、アレ
イ１５．１６及び１７はそれぞれ合同クラス・エントリ
１８−１〜１８−ｎ、１９−１〜１９−ｎ及び２０−１
〜２０−ｎを有する。
（回路１０．１１．１２を介してＬＲＵアレイ１５．１
６．１７への讐ＲＩＴＥ入力に結合される。各ＬＲＵア
レイ１５．１６．１７はキャッシュ１及びＤＬＡＴ２の
各合同クラスに対応するエントリを含む、従って、アレ
イ１５．１６及び１７はそれぞれ合同クラス・エントリ
１８−１〜１８−ｎ、１９−１〜１９−ｎ及び２０−１
〜２０−ｎを有する。
出力９−０及び９−２はそれぞれＬＲＵアレイ１６及び
１７へのデータ入力を形成する。 ＯＲ回路１０の出力
２１はＬＲＵアレイ１５へのデータ入力を形成する。イ
ンバータ２２−１〜２２−３はアレイ１５．１６及び１
７のもう１つのビット位置に奇数パリティ・ビット入力
を供給する。
１７へのデータ入力を形成する。 ＯＲ回路１０の出力
２１はＬＲＵアレイ１５へのデータ入力を形成する。イ
ンバータ２２−１〜２２−３はアレイ１５．１６及び１
７のもう１つのビット位置に奇数パリティ・ビット入力
を供給する。
変更ビット・アレイ２５〜２８は各アソシアティビティ
・クラスに１つ設けられる。アレイ２５〜２８の各々は
キャッシュ及びＤＬＡＴ合同クラスの数に等しい複数の
合同クラス・エントリ（即ち、３０−１〜３０ｎ、３１
−１〜３］−ｎ、 ３２−］〜３２−ｎ及び３３−１〜
３３−ｎ）を有する。
・クラスに１つ設けられる。アレイ２５〜２８の各々は
キャッシュ及びＤＬＡＴ合同クラスの数に等しい複数の
合同クラス・エントリ（即ち、３０−１〜３０ｎ、３１
−１〜３］−ｎ、 ３２−］〜３２−ｎ及び３３−１〜
３３−ｎ）を有する。
ＡＮＤゲート３５〜３８の出力はそれぞれアレイ２５〜
２８へ（７） ＷＲＩＴＥ 入力を形成する。出力９−
０−９−３はそれぞれＡＮＤゲート３５〜３８に入力を
供給する。ＡＮＤゲート３５〜３８へのもう１つの入力
はＯＲ回路３９から供給される。 ５ＴＯＲＥ（記憶）
ライン４０及びＣＡＳＴＯＵＴ（投棄）ライン４１はＯ
Ｒ回路３９に入力を供給する。
２８へ（７） ＷＲＩＴＥ 入力を形成する。出力９−
０−９−３はそれぞれＡＮＤゲート３５〜３８に入力を
供給する。ＡＮＤゲート３５〜３８へのもう１つの入力
はＯＲ回路３９から供給される。 ５ＴＯＲＥ（記憶）
ライン４０及びＣＡＳＴＯＵＴ（投棄）ライン４１はＯ
Ｒ回路３９に入力を供給する。
５ＴＯＲＥライン４０は変更ビット・アレイ２５〜２８
の各々にもデータ入力を供給する。インバータ２２−４
〜２２−７は変更ビット・アレイ２５〜２８のもう１つ
のピッ１ル位置に奇数パリティ・ビット入力を供給す１
す る。
の各々にもデータ入力を供給する。インバータ２２−４
〜２２−７は変更ビット・アレイ２５〜２８のもう１つ
のピッ１ル位置に奇数パリティ・ビット入力を供給す１
す る。
プロセッサ・アドレス・バス８は合同クラス・アレイ・
ビットをアレイ１５〜１７及び２５〜２８の各々に結合
する。適切な読取り制御（図示せず）が使用及び変更ビ
ットの読出しを許可する。
ビットをアレイ１５〜１７及び２５〜２８の各々に結合
する。適切な読取り制御（図示せず）が使用及び変更ビ
ットの読出しを許可する。
前述のように、各合同クラスのアソシアティビティ・ク
ラスのＬＲυ２進コードを維持し更新する読取り／変更
／書込みサイクルの要求は、別個にアドレス可能なＬＲ
ＩＩ実現のアレイを設けることにより不必要になる。
ラスのＬＲυ２進コードを維持し更新する読取り／変更
／書込みサイクルの要求は、別個にアドレス可能なＬＲ
ＩＩ実現のアレイを設けることにより不必要になる。
第１図の良好な実施例では、データ・キャッシュ１はｎ
合同クラスを有する４ウエイのアソシアティブである。
合同クラスを有する４ウエイのアソシアティブである。
ＬＲＵアレイは、合同クラス毎に、３ ＬＲＵビッ
トＡ、Ｂ及びＣ，４変更ビットＭＯ〜Ｍ３並びにパリテ
ィ・ビットを保持するのに使用される。
トＡ、Ｂ及びＣ，４変更ビットＭＯ〜Ｍ３並びにパリテ
ィ・ビットを保持するのに使用される。
ＬＲＵビットは、主記憶装置（図示せず）から新しいデ
ータをページ・インする必要があるとき、プロセッサに
よりどのアソシアテイビテイ・クラスが次の最低使用頻
度になっており、重ね書きするべきかを選択するのに使
用される。
ータをページ・インする必要があるとき、プロセッサに
よりどのアソシアテイビテイ・クラスが次の最低使用頻
度になっており、重ね書きするべきかを選択するのに使
用される。
記憶装置からデータがページ・インされて以来、対応す
るキャッシュのアソシアティビティ・クラス内のデータ
がプロセッサ（ＣＰＵ）により変更されたかどうかを表
わすため、変更ビットが使用される。これは重ね書きさ
れるＬＲＵビットによって選択されたキャッシュ内のデ
ータが実際に重ね書きできるかどうか、又はそれが変更
されていて主記憶装置にページ・アウトされなければな
らないがどうかを指図する。
るキャッシュのアソシアティビティ・クラス内のデータ
がプロセッサ（ＣＰＵ）により変更されたかどうかを表
わすため、変更ビットが使用される。これは重ね書きさ
れるＬＲＵビットによって選択されたキャッシュ内のデ
ータが実際に重ね書きできるかどうか、又はそれが変更
されていて主記憶装置にページ・アウトされなければな
らないがどうかを指図する。
ＬＲＵアレイは７つのｎｘ２アレイ１５−１７．２５−
２８により形成され、その各々は合同クラス毎にＬＲｔ
ｌ又は変更ビット及びパリティを含む、この構成は変更
中のビットだけの書込みを可能にし、他のビットはその
ままである。書込むＬＲＵビット及び変更ビットを選択
するために使用される方法を次に説明する。
２８により形成され、その各々は合同クラス毎にＬＲｔ
ｌ又は変更ビット及びパリティを含む、この構成は変更
中のビットだけの書込みを可能にし、他のビットはその
ままである。書込むＬＲＵビット及び変更ビットを選択
するために使用される方法を次に説明する。
前述の実施例のデータ・キャッシュＬＲ１ｌ ２進コー
ドは３ビツトから成る。この３ビツトは下記のように復
号される。
ドは３ビツトから成る。この３ビツトは下記のように復
号される。
表 １
一ル□どシζ上
ＢＣ
Ｘ ＝
最低アクセス頻度のアソシアテ
ィビティ・クラス
クラス０
クラス１
クラス２
クラス３
必要なＬＲＵビットを、最初にそれらを読取らずに、更
新するために、下記に示すアルゴリズムが使用される。
新するために、下記に示すアルゴリズムが使用される。
ＬＲＬＩビットＡ
ＩＦ（ＣＰＵがクラスＯ又は１をアクセスする） ＴＨ
ＥＮ（データ −１） ＩＦ（ＣＰＵがクラス２又は３をアクセスする） ＴＩ
ＩＥＮ（データ 二〇） ＷＲＩＴＥ ＩＦ（ＣＰＵがクラスＯ５１，２又は３を
アクセスする） ＬＲ１ｌＲ１ｌピ ット（ＣＰＵがクラスＯをアクセスする） ＴＨＥＮ
（データ ＝ １） ＩＦ（ＣＰＵがクラス１をアクセスする） ＴＩ（ＥＮ
（データ 二 〇） ＷＲＩＴＥ ＩＦ（ＣＰＵがクラスＯ又は１をアクセス
する）ＬＲＵビットＣ ＩＦ（ＣＰＩＩがクラス２をアクセスする） ＴＨＥＮ
（データ ＝ １） ＴＦ（ＣＰＵがクラス３をアクセスする） ＴＨＥＮ
（データ ＝ ０） ＷＩＩＩＴＥ ＩＦ（ＣＰＵがクラス２又は３をアクセ
スする）ＣＰＵがキャッシュをうまくアクセスする、即
ち”キャッシュ・ヒツト”のとき、ＬＲＵビットＡは必
ず書込まれる。もしＣＰＵがクラスＯ又は１をアクセス
したなら、書込まれたビットＡの値は′１′にセットさ
れ、もしクラス２又は３がアクセスされれば′０″にセ
ットされる。 ＬＲＵビットＢはＣＰＵがクラスＯ又は
１をアクセスするときだけ書込まれる。もしクラスＯが
アクセスされれば、書込まれたビットＢの値は′１′と
なり、もしクラス１がアクセスされれば′０′となる。
ＥＮ（データ −１） ＩＦ（ＣＰＵがクラス２又は３をアクセスする） ＴＩ
ＩＥＮ（データ 二〇） ＷＲＩＴＥ ＩＦ（ＣＰＵがクラスＯ５１，２又は３を
アクセスする） ＬＲ１ｌＲ１ｌピ ット（ＣＰＵがクラスＯをアクセスする） ＴＨＥＮ
（データ ＝ １） ＩＦ（ＣＰＵがクラス１をアクセスする） ＴＩ（ＥＮ
（データ 二 〇） ＷＲＩＴＥ ＩＦ（ＣＰＵがクラスＯ又は１をアクセス
する）ＬＲＵビットＣ ＩＦ（ＣＰＩＩがクラス２をアクセスする） ＴＨＥＮ
（データ ＝ １） ＴＦ（ＣＰＵがクラス３をアクセスする） ＴＨＥＮ
（データ ＝ ０） ＷＩＩＩＴＥ ＩＦ（ＣＰＵがクラス２又は３をアクセ
スする）ＣＰＵがキャッシュをうまくアクセスする、即
ち”キャッシュ・ヒツト”のとき、ＬＲＵビットＡは必
ず書込まれる。もしＣＰＵがクラスＯ又は１をアクセス
したなら、書込まれたビットＡの値は′１′にセットさ
れ、もしクラス２又は３がアクセスされれば′０″にセ
ットされる。 ＬＲＵビットＢはＣＰＵがクラスＯ又は
１をアクセスするときだけ書込まれる。もしクラスＯが
アクセスされれば、書込まれたビットＢの値は′１′と
なり、もしクラス１がアクセスされれば′０′となる。
同様に、ＬＲＵビットＣはクラス２又は３がアクセスさ
れるときだけ書込まれ、もしクラス２がアクセスされれ
ば′１′にセットされ、もしクラス３がアクセスされれ
ば′０′にセットされる。
れるときだけ書込まれ、もしクラス２がアクセスされれ
ば′１′にセットされ、もしクラス３がアクセスされれ
ば′０′にセットされる。
このＬＲＵ更新方法により１つの計算機サイクルでアレ
イをＲＥＡＤ／ＭＯＤＩＦＹハＲＩＴＥする必要性がな
くなる。
イをＲＥＡＤ／ＭＯＤＩＦＹハＲＩＴＥする必要性がな
くなる。
個々の変更ビット更新の方法を下記に示す。
ＩＦ （クラス１に５ＴＯＲＥする） ＴＩＩＥＮ（デ
ータ ＝１）ＷＲＩＴＥ ＩＦ （ＣＡＳＴＯＵＴ 又
はクラＸ １ ニ５ＴＯＲＥする）変更ビット２ ＩＦ （クラス２をＣＡＳＴＯＵＴする）ＴＨＥＮ（デ
ータ −０）ＩＦ （クラス２に５ＴＯＲＥする） Ｔ
ＩＩＥＮ （データ ＝１）％１ＲＩＴＥ ＩＦ （Ｃ
，ＡＳＴＯＵＴ 又はクラＸ２ Ｌ：５ＴＯＲＥする）
変更ビット３ ＩＦ （クラス３をＣＡＳＴＯＵＴすル）ＴＨＥＮ（デ
ータ ＝ ０）ＩＦ （クラス３に５ＴＯＲＥする）
ＴＨＥＮ （データ ＝１）ν旧ＴＥ ＩＦ （ＣＡＳ
ＴＯＵＴ又はクラス３に５ＴＯＲＥする）変更ビットＯ ＩＦ （クラス０をＣＡＳＴＯＵＴする）ＴＨＥＮ（デ
ータ −０）ＩＦ （クラスＯに５ＴＯＲＥする） Ｔ
ＨＥＮ （データ ＝１）ＷＲＩＴＥ ＩＦ （ＣＡＳ
ＴＯＵＴ又はクラスＯに５ＴＯＲＥする）変更ビットＩ ＩＦ （クラス１をＣＡＳＴＯＵＴする）ＴＨＥＮ（デ
ータ ＝０）特定のアソシアティビティ・クラスの変更
ビットＭＯ〜Ｍ３は、ｃｐｕが５ＴＯＲＥライン４０上
の論理的な″１′信号を当該クラスに書込むときだけＩ
Ｉ＋にセットされる。変更ビットは変更されたデータが
主記憶装置にページ・アウトされ、新しい″未変更′デ
ータがキャッシュ１のその場所に書込まれるときだけ′
０′にセットされる。論理的な′１′信号はＣＡＳＴＯ
ＵＴライン４１に現われ、論理的な”Ｏ″信号５ＴＯＲ
Ｅライン４０に現われる。
ータ ＝１）ＷＲＩＴＥ ＩＦ （ＣＡＳＴＯＵＴ 又
はクラＸ １ ニ５ＴＯＲＥする）変更ビット２ ＩＦ （クラス２をＣＡＳＴＯＵＴする）ＴＨＥＮ（デ
ータ −０）ＩＦ （クラス２に５ＴＯＲＥする） Ｔ
ＩＩＥＮ （データ ＝１）％１ＲＩＴＥ ＩＦ （Ｃ
，ＡＳＴＯＵＴ 又はクラＸ２ Ｌ：５ＴＯＲＥする）
変更ビット３ ＩＦ （クラス３をＣＡＳＴＯＵＴすル）ＴＨＥＮ（デ
ータ ＝ ０）ＩＦ （クラス３に５ＴＯＲＥする）
ＴＨＥＮ （データ ＝１）ν旧ＴＥ ＩＦ （ＣＡＳ
ＴＯＵＴ又はクラス３に５ＴＯＲＥする）変更ビットＯ ＩＦ （クラス０をＣＡＳＴＯＵＴする）ＴＨＥＮ（デ
ータ −０）ＩＦ （クラスＯに５ＴＯＲＥする） Ｔ
ＨＥＮ （データ ＝１）ＷＲＩＴＥ ＩＦ （ＣＡＳ
ＴＯＵＴ又はクラスＯに５ＴＯＲＥする）変更ビットＩ ＩＦ （クラス１をＣＡＳＴＯＵＴする）ＴＨＥＮ（デ
ータ ＝０）特定のアソシアティビティ・クラスの変更
ビットＭＯ〜Ｍ３は、ｃｐｕが５ＴＯＲＥライン４０上
の論理的な″１′信号を当該クラスに書込むときだけＩ
Ｉ＋にセットされる。変更ビットは変更されたデータが
主記憶装置にページ・アウトされ、新しい″未変更′デ
ータがキャッシュ１のその場所に書込まれるときだけ′
０′にセットされる。論理的な′１′信号はＣＡＳＴＯ
ＵＴライン４１に現われ、論理的な”Ｏ″信号５ＴＯＲ
Ｅライン４０に現われる。
いかなるＣＰυ動作中も常に１つの変更ビットだけがセ
ット又はリセットされるから、任意の所与の計算機サイ
クルで、せいぜい１つの変更アレイだけがその夫々のＡ
ＮＤゲー１−３５〜３８によってクロックされる。再び
、全ての４変更ビットＭＯ〜Ｍ３をＲＥＡＤ／ＭＯＤＩ
ＦＹ／すＲＩＴＥする必要性がなくなり、泪算機サイク
ル時間が少なくとも１つのアレイのＲＥＡＤ／ＭＯＤＩ
ＦＹ／ＷＲＩＴＥサイクルの長さでなければならないと
いう制約がなくなる。
ット又はリセットされるから、任意の所与の計算機サイ
クルで、せいぜい１つの変更アレイだけがその夫々のＡ
ＮＤゲー１−３５〜３８によってクロックされる。再び
、全ての４変更ビットＭＯ〜Ｍ３をＲＥＡＤ／ＭＯＤＩ
ＦＹ／すＲＩＴＥする必要性がなくなり、泪算機サイク
ル時間が少なくとも１つのアレイのＲＥＡＤ／ＭＯＤＩ
ＦＹ／ＷＲＩＴＥサイクルの長さでなければならないと
いう制約がなくなる。
第１図で、アレイ１５〜１７及び２５〜２８並びに関連
したロジックは前述の方法を実現する。プロセッサ（図
示せず）はキャッシュ１をアクセスするためバス８にア
ドレスを送り出すと仮定する。該アドレスの合同タロツ
ク・ビットはＤＬＡＴ２で適切な合同クラスの４つのア
ソシアティビティ・クラスを選択し、それらの内容（キ
ャッシュ１内の対応するアソシアティビティ・クラスに
記憶されたデータの、より上位のアドレス・ビット）を
比較回路７−０〜７−３に入力する。
したロジックは前述の方法を実現する。プロセッサ（図
示せず）はキャッシュ１をアクセスするためバス８にア
ドレスを送り出すと仮定する。該アドレスの合同タロツ
ク・ビットはＤＬＡＴ２で適切な合同クラスの４つのア
ソシアティビティ・クラスを選択し、それらの内容（キ
ャッシュ１内の対応するアソシアティビティ・クラスに
記憶されたデータの、より上位のアドレス・ビット）を
比較回路７−０〜７−３に入力する。
もしバス８上のアドレスで探索したデータがキャッシュ
１にあれば、４つのアソシアティビティ・クラスの１つ
に記憶された上位のビットはバス８上の対応する上位の
アドレス・ビットに一致しく等しくなり）、出力９−０
〜９−３の１つに比較−致信号が生じる。
１にあれば、４つのアソシアティビティ・クラスの１つ
に記憶された上位のビットはバス８上の対応する上位の
アドレス・ビットに一致しく等しくなり）、出力９−０
〜９−３の１つに比較−致信号が生じる。
比較一致信号がライン９−０にあると仮定すると、論理
的なＩｌ＋がアレイ１Ｂ（ＬＲＵビットＢ）のデータ入
力に印加され、同時に、ＷＲＩＴＥ入力がライン９−０
及びＯＲ回路１０を介してアレイ１６に印加される。
的なＩｌ＋がアレイ１Ｂ（ＬＲＵビットＢ）のデータ入
力に印加され、同時に、ＷＲＩＴＥ入力がライン９−０
及びＯＲ回路１０を介してアレイ１６に印加される。
論理的な′１″のデータ入力はライン９−０からＯＲ回
路１０及びその出力２１を介してアレイ１５にも印加さ
れる。 ＷＲＩＴＥ信号はライン９−０からＯＲ回路１
０及び１２を介してアレイ１５に印加される。
路１０及びその出力２１を介してアレイ１５にも印加さ
れる。 ＷＲＩＴＥ信号はライン９−０からＯＲ回路１
０及び１２を介してアレイ１５に印加される。
バス８上の合同アドレス・ビットはアレイ１５．１６で
適切な合同クラス位置を選択し、ＬＲＵビットＡ及びＢ
に′１′を書込む。
適切な合同クラス位置を選択し、ＬＲＵビットＡ及びＢ
に′１′を書込む。
同様にライン９−１の比較一致信号はビット１．０をそ
れぞれアレイ・ビットＡ及びＢに入力させる。
れぞれアレイ・ビットＡ及びＢに入力させる。
ライン９−２の比較一致信号は論理的なビットＯ１１を
それぞれアレイ・ビットＡ及びＣに入力させる。
それぞれアレイ・ビットＡ及びＣに入力させる。
ライン９−３の比較一致信号は論理的なビット０、Ｏを
それぞれアレイ・ビットＡ及びＣに書込ませる。
それぞれアレイ・ビットＡ及びＣに書込ませる。
第１図と第２図のアルゴリズムの間の相違を説明するた
め、ＬＲＵで合同クラスのＡ、 Ｂ、 ＣビットのＯＯ
Ｘの状態がアクセスのため選択されていると仮定する。
め、ＬＲＵで合同クラスのＡ、 Ｂ、 ＣビットのＯＯ
Ｘの状態がアクセスのため選択されていると仮定する。
よってアソシアティビティ・クラス０（表１）は最低使
用頻度クラスである。
用頻度クラスである。
更に、次のアクセスはアソシアティビティ・クラス０で
あり、論理的なビット１、ｌが適切なＡ及びＢアレイ位
置に書込まれると仮定する。これはアソシアティビティ
・クラス２（１，１，０）又は３（１，１゜１）のどち
らかを生じ、変更されていないＣビットの以前の経歴に
より今は新しい”最低使用頻度”クラスである。
あり、論理的なビット１、ｌが適切なＡ及びＢアレイ位
置に書込まれると仮定する。これはアソシアティビティ
・クラス２（１，１，０）又は３（１，１゜１）のどち
らかを生じ、変更されていないＣビットの以前の経歴に
より今は新しい”最低使用頻度”クラスである。
しかしながら、アソシアティビティ・クラス１は最低使
用頻度クラスとして識別されているべきであるが、これ
はＡビットが′１′に変更されているから不可能である
ことがある。前述のように、従来のＬＲＵアルゴリズム
にあったこのより高いレベルの選択性を与えるため６ビ
ツト・コードが必要になるが、６ビツト・コードの実現
はずっと高価になる。
用頻度クラスとして識別されているべきであるが、これ
はＡビットが′１′に変更されているから不可能である
ことがある。前述のように、従来のＬＲＵアルゴリズム
にあったこのより高いレベルの選択性を与えるため６ビ
ツト・コードが必要になるが、６ビツト・コードの実現
はずっと高価になる。
第２図は従来のアルゴリズムによる本発明の実現を示す
、説明を容易にするため、４ウエイの代りに３ウエイの
アソシアティビティが合同クラス毎に設けられると仮定
する。よって、比較回路７３、ＡＮＤ回路３８及び変更
ビットＭ３アレイ２８は必要としない、 ＯＲ回路１０
．１１及び１２（第１図）のロジックは第２図のロジッ
クに置き換えられる。
、説明を容易にするため、４ウエイの代りに３ウエイの
アソシアティビティが合同クラス毎に設けられると仮定
する。よって、比較回路７３、ＡＮＤ回路３８及び変更
ビットＭ３アレイ２８は必要としない、 ＯＲ回路１０
．１１及び１２（第１図）のロジックは第２図のロジッ
クに置き換えられる。
下記の表は、８つの可能な論理的なビットの組合せのう
ち６つが有効なＬＲＵアルゴリズムの時間順のシーケン
ス及びコード・ビットを示す。
ち６つが有効なＬＲＵアルゴリズムの時間順のシーケン
ス及びコード・ビットを示す。
時間順 Ａ
グニグツヌ （１）
Ｂ Ｃ
０Ａ２ υ１
”時間順シーケンス”の列で、最後（右端）のアソシア
ティビティ・クラスは最低使用頻度であり、最初（左端
）は最高使用頻度である。よって、シーケンス０１２の
場合、２は最低使用頻度のクラスである。
ティビティ・クラスは最低使用頻度であり、最初（左端
）は最高使用頻度である。よって、シーケンス０１２の
場合、２は最低使用頻度のクラスである。
コード・ビットの列Ａ、 Ｂ、 Ｃで、表現ＯＡＩは最
後のクラス１の選択の後（次）にアソシアテイビティ・
クラスＯが選択されたことを意味し、ＯＡ２はクラス２
の後にクラス０が選択されたことを意味し、ＩＡ２はク
ラス２の後にクラス１が選択されたことを意味する。
後のクラス１の選択の後（次）にアソシアテイビティ・
クラスＯが選択されたことを意味し、ＯＡ２はクラス２
の後にクラス０が選択されたことを意味し、ＩＡ２はク
ラス２の後にクラス１が選択されたことを意味する。
アルゴリズムにより、もしアソシアティビティ・クラス
Ｏが選択されれば、論理的な２１″がアレイ・ビットＡ
及びＢに書込まれ、もしクラス１が選択されれば、論理
的な＋１′及び１０′ がそれぞれビットＡ及びＢに書
込まれ、そしてもしクラス２が選択されれば、論理的な
１０′ がビットＢ及びＣに書込まれる。
Ｏが選択されれば、論理的な２１″がアレイ・ビットＡ
及びＢに書込まれ、もしクラス１が選択されれば、論理
的な＋１′及び１０′ がそれぞれビットＡ及びＢに書
込まれ、そしてもしクラス２が選択されれば、論理的な
１０′ がビットＢ及びＣに書込まれる。
第２図のロジックはこのアルゴリズムを実現する。比較
一致ライン４９−０はＯＲ回路５０．５１を介してアレ
イＡ及びＢのＷＲＩＴＥ入力に結合される。ライン４９
は、ドライバ（ＯＲ）５２．５３への論理的な１１′の
入力を介して、論理的なｌ″の信号をアレイＡ及びＢへ
のデータ入力にも印加し、アレイＡ、 Ｂに１．１をＷ
ＲＩＴＥする。
一致ライン４９−０はＯＲ回路５０．５１を介してアレ
イＡ及びＢのＷＲＩＴＥ入力に結合される。ライン４９
は、ドライバ（ＯＲ）５２．５３への論理的な１１′の
入力を介して、論理的なｌ″の信号をアレイＡ及びＢへ
のデータ入力にも印加し、アレイＡ、 Ｂに１．１をＷ
ＲＩＴＥする。
比較一致ライン４９−１はＯＲ回路５０及び５４を介し
てアレイＡ及びＣのＷＲＩＴＥ入力に、ドライバ５２へ
の論理的な＋０′の入力を介してアレイＡのデータ入力
に且つドライバ５６を介してアレイＣのデータ入力に結
合される。これは０．１をそれぞれアレイ Ａ及びＣに
書込む。
てアレイＡ及びＣのＷＲＩＴＥ入力に、ドライバ５２へ
の論理的な＋０′の入力を介してアレイＡのデータ入力
に且つドライバ５６を介してアレイＣのデータ入力に結
合される。これは０．１をそれぞれアレイ Ａ及びＣに
書込む。
比較−数回路４９−２はＯＲ回路５１及び５４を介して
アレイＢ及びＣへのＷＲＩＴＥ入力に、ドライバ５３へ
の論理的な＋０′の入力を介してアレイＢのデータ入力
に且つドライバ５６への論理的な＋０′の入力を介して
アレイＣのデータ入力に結合される。これは０、Ｏをア
レイＢ及びＣに書込む。
アレイＢ及びＣへのＷＲＩＴＥ入力に、ドライバ５３へ
の論理的な＋０′の入力を介してアレイＢのデータ入力
に且つドライバ５６への論理的な＋０′の入力を介して
アレイＣのデータ入力に結合される。これは０、Ｏをア
レイＢ及びＣに書込む。
Ｅ９発明の効果
本発明によれば、ＲＭＷサイクルの動作を要することな
しにＬＲＵ ２進コードの更新が可能となり、更新に要
する時間が短縮される。
しにＬＲＵ ２進コードの更新が可能となり、更新に要
する時間が短縮される。
第１図は準ＬＲＵ置換アルゴリズムを使用する本発明の
良好な実施例の部分的な概要図である。 第２図は従来のＬＲＵアルゴリズムを使用する代替実施
例の部分的な詳細図である。 １・・・・キャッシュ、２・・・・ＤＬＡＴ、２ 、７
−０〜７−３・・・・比較回路、８・・・・プロセッサ
・アドレス・バス、１０．１１．１２・・・・ＯＲ回路
、１５．１６．１７・・・・ ＬＲＵアレイ、２２−１
〜２２−７・・・・インバータ、２５〜２８・・・・変
更ビット・アレイ、３５−３８・・・・ＡＮＤゲート、
３９・・・・ＯＲ回路、５０．５１．５４・・・・ＯＲ
回路、５２．５３．５６・・・・ドライバ。
良好な実施例の部分的な概要図である。 第２図は従来のＬＲＵアルゴリズムを使用する代替実施
例の部分的な詳細図である。 １・・・・キャッシュ、２・・・・ＤＬＡＴ、２ 、７
−０〜７−３・・・・比較回路、８・・・・プロセッサ
・アドレス・バス、１０．１１．１２・・・・ＯＲ回路
、１５．１６．１７・・・・ ＬＲＵアレイ、２２−１
〜２２−７・・・・インバータ、２５〜２８・・・・変
更ビット・アレイ、３５−３８・・・・ＡＮＤゲート、
３９・・・・ＯＲ回路、５０．５１．５４・・・・ＯＲ
回路、５２．５３．５６・・・・ドライバ。
Claims (5)
- （１）ランダムなシーケンスで使用される複数のユニッ
トにおけるユニットを置換する順序を表わす２進コード
を生成するタイプのシステムにおいて、該２進コードを
記憶する手段が設けられ、該ユニットの各々に関連した
手段が該関連したユニットの使用を示す信号を生成し、
且つ該記憶手段及び該信号生成手段に接続されたロジッ
ク手段が該記憶手段で該２進コードを更新する該使用信
号に応答し、 該２進コードの論理的なビット毎に１つの複数の記憶エ
レメント、及び 前記ロジック手段に接続され、前記使用信号に従って論
理的なビットの更新を必要とする記憶エレメントだけを
別々に選択し更新する記憶手段制御部 を含む記憶装置。 - （２）ランダムなシーケンスで使用されるキャッシュの
セクションの置換の順序を表わす２進コードを生成する
タイプのキャッシュ記憶システムにおいて、キャッシュ
・セクション毎に２進コードを記憶するための手段が設
けられ、該キャッシュ・セクションの各々に関連した手
段が該関連したセクションの使用を表わす信号を生成し
、且つ該記憶手段及び該信号生成手段に接続されたロジ
ック手段が該記憶手段で該２進コードを更新する該使用
信号に応答し、 該２進コードの各々の論理的なビットに１つの、複数の
記憶エレメント、及び 前記ロジック手段に接続され、前記使用信号に従って論
理的なビット更新を必要とする記憶エレメントだけを別
々に選択し更新する記憶手段制御部 を含む記憶装置。 - （３）ランダムなシーケンスで使用される複数のユニッ
トでユニットの使用の順序を表わす２進コードを生成す
るシステムにおいて、 前記２進コードの論理的なビット毎に１つの別々に選択
可能な記憶エレメントを有する前記２進コードの記憶手
段、 該ユニットの各々に関連し該関連したユニットの使用を
表わす信号を生成する手段、及び 該記憶手段及び該信号生成手段に接続され、前記使用信
号に従って該記憶エレメントのうちの選択されたものに
だけ書込むことにより該２進コードを更新するロジック
手段 を含む記憶装置。 - （４）ランダムなシーケンスで使用されるキャッシュ記
憶装置のセクションの使用の順序を表わす２進コードを
生成するキャッシュ記憶システムにおいて、 前記２進コードの論理的なビット毎に１つの、別々に選
択可能な記憶エレメントを有する前記２進コードの記憶
手段、 該キャッシュ記憶セクションの各々に関連し、該関連し
たセクションの使用を表わす置換アルゴリズム信号を生
成する手段、及び 該記憶手段及び該信号生成手段に接続され、前記使用信
号に従って該記憶エレメントのうちの選択されたエレメ
ントだけを更新するロジック手段を含む記憶装置。 - （５）ランダムなシーケンスで使用される複数のユニッ
トでユニットを置換する順序を表わす２進コードを生成
するタイプのシステムにおいて、該２進コードを記憶す
るための手段が設けられ、該ユニットの各々に関連した
手段が該関連したユニットの使用を示す置換アルゴリズ
ム信号を生成し、且つ該記憶手段及び該信号生成手段に
接続されたロジック手段が該記憶手段で該２進コードを
更新する該使用信号に応答し、 該２進コードの論理的なビット毎に１つの、複数の記憶
エレメント、及び 前記ロジック手段に接続され、前記使用信号に従って更
新を必要とする記憶エレメントに論理的なビットを書込
む記憶手段制御部 を含む記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US293913 | 1989-01-06 | ||
| US07/293,913 US5060136A (en) | 1989-01-06 | 1989-01-06 | Four-way associative cache with dlat and separately addressable arrays used for updating certain bits without reading them out first |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02191053A true JPH02191053A (ja) | 1990-07-26 |
| JP2681398B2 JP2681398B2 (ja) | 1997-11-26 |
Family
ID=23131105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1297803A Expired - Lifetime JP2681398B2 (ja) | 1989-01-06 | 1989-11-17 | 記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5060136A (ja) |
| EP (1) | EP0377162A3 (ja) |
| JP (1) | JP2681398B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5125085A (en) * | 1989-09-01 | 1992-06-23 | Bull Hn Information Systems Inc. | Least recently used replacement level generating apparatus and method |
| IT1247640B (it) * | 1990-04-26 | 1994-12-28 | St Microelectronics Srl | Operazioni booleane tra due qualsiasi bit di due qualsiasi registri |
| JPH0410041A (ja) * | 1990-04-27 | 1992-01-14 | Toshiba Corp | データ退避方式 |
| US5325504A (en) * | 1991-08-30 | 1994-06-28 | Compaq Computer Corporation | Method and apparatus for incorporating cache line replacement and cache write policy information into tag directories in a cache system |
| US5581731A (en) * | 1991-08-30 | 1996-12-03 | King; Edward C. | Method and apparatus for managing video data for faster access by selectively caching video data |
| JPH06318174A (ja) * | 1992-04-29 | 1994-11-15 | Sun Microsyst Inc | キャッシュ・メモリ・システム及び主メモリに記憶されているデータのサブセットをキャッシュする方法 |
| EP0624844A2 (en) * | 1993-05-11 | 1994-11-17 | International Business Machines Corporation | Fully integrated cache architecture |
| US5749090A (en) * | 1994-08-22 | 1998-05-05 | Motorola, Inc. | Cache tag RAM having separate valid bit array with multiple step invalidation and method therefor |
| US5640532A (en) * | 1994-10-14 | 1997-06-17 | Compaq Computer Corporation | Microprocessor cache memory way prediction based on the way of previous memory read |
| US5699550A (en) * | 1994-10-14 | 1997-12-16 | Compaq Computer Corporation | Computer system cache performance on write allocation cycles by immediately setting the modified bit true |
| US6052760A (en) * | 1997-11-05 | 2000-04-18 | Unisys Corporation | Computer system including plural caches and utilizing access history or patterns to determine data ownership for efficient handling of software locks |
| US6049845A (en) * | 1997-11-05 | 2000-04-11 | Unisys Corporation | System and method for providing speculative arbitration for transferring data |
| US6014709A (en) * | 1997-11-05 | 2000-01-11 | Unisys Corporation | Message flow protocol for avoiding deadlocks |
| US6092156A (en) * | 1997-11-05 | 2000-07-18 | Unisys Corporation | System and method for avoiding deadlocks utilizing split lock operations to provide exclusive access to memory during non-atomic operations |
| US6314501B1 (en) | 1998-07-23 | 2001-11-06 | Unisys Corporation | Computer system and method for operating multiple operating systems in different partitions of the computer system and for allowing the different partitions to communicate with one another through shared memory |
| US6338120B1 (en) | 1999-02-26 | 2002-01-08 | International Business Machines Corporation | Apparatus for cache use history encoding and decoding including next lru and next mru and method therefor |
| US6687818B1 (en) | 1999-07-28 | 2004-02-03 | Unisys Corporation | Method and apparatus for initiating execution of an application processor in a clustered multiprocessor system |
| US6665761B1 (en) | 1999-07-28 | 2003-12-16 | Unisys Corporation | Method and apparatus for routing interrupts in a clustered multiprocessor system |
| WO2010117363A1 (en) | 2009-04-09 | 2010-10-14 | Michelin Recherche Et Technique, S.A. | Tire metallic cable anomaly detection method and apparatus |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3588829A (en) * | 1968-11-14 | 1971-06-28 | Ibm | Integrated memory system with block transfer to a buffer store |
| US3840863A (en) * | 1973-10-23 | 1974-10-08 | Ibm | Dynamic storage hierarchy system |
| FR116049A (ja) * | 1975-03-20 | |||
| US4008460A (en) * | 1975-12-24 | 1977-02-15 | International Business Machines Corporation | Circuit for implementing a modified LRU replacement algorithm for a cache |
| US4168541A (en) * | 1978-09-25 | 1979-09-18 | Sperry Rand Corporation | Paired least recently used block replacement system |
| US4322795A (en) * | 1980-01-24 | 1982-03-30 | Honeywell Information Systems Inc. | Cache memory utilizing selective clearing and least recently used updating |
| US4464712A (en) * | 1981-07-06 | 1984-08-07 | International Business Machines Corporation | Second level cache replacement method and apparatus |
| US4807110A (en) * | 1984-04-06 | 1989-02-21 | International Business Machines Corporation | Prefetching system for a cache having a second directory for sequentially accessed blocks |
| US4695950A (en) * | 1984-09-17 | 1987-09-22 | International Business Machines Corporation | Fast two-level dynamic address translation method and means |
| EP0452991A3 (en) * | 1985-05-29 | 1992-04-15 | Kabushiki Kaisha Toshiba | Cache system adopting an lru system |
| US4833601A (en) * | 1987-05-28 | 1989-05-23 | Bull Hn Information Systems Inc. | Cache resiliency in processing a variety of address faults |
| US4843541A (en) * | 1987-07-29 | 1989-06-27 | International Business Machines Corporation | Logical resource partitioning of a data processing system |
| US4905141A (en) * | 1988-10-25 | 1990-02-27 | International Business Machines Corporation | Partitioned cache memory with partition look-aside table (PLAT) for early partition assignment identification |
-
1989
- 1989-01-06 US US07/293,913 patent/US5060136A/en not_active Expired - Fee Related
- 1989-11-17 JP JP1297803A patent/JP2681398B2/ja not_active Expired - Lifetime
- 1989-12-18 EP EP19890123347 patent/EP0377162A3/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP0377162A3 (en) | 1991-01-09 |
| EP0377162A2 (en) | 1990-07-11 |
| JP2681398B2 (ja) | 1997-11-26 |
| US5060136A (en) | 1991-10-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02191053A (ja) | 記憶装置 | |
| JP3620473B2 (ja) | 共有キャッシュメモリのリプレイスメント制御方法及びその装置 | |
| US5091851A (en) | Fast multiple-word accesses from a multi-way set-associative cache memory | |
| US5594886A (en) | Pseudo-LRU cache memory replacement method and apparatus utilizing nodes | |
| JP3239218B2 (ja) | キャッシュ管理システム | |
| US6023746A (en) | Dual associative-cache directories allowing simultaneous read operation using two buses with multiplexors, address tags, memory block control signals, single clock cycle operation and error correction | |
| US4967414A (en) | LRU error detection using the collection of read and written LRU bits | |
| CN113961483B (zh) | 高速缓存存储器和使用高速缓存存储器的方法 | |
| JP3900025B2 (ja) | 共有キャッシュメモリのヒット判定制御方法及び共有キャッシュメモリのヒット判定制御方式 | |
| US6085288A (en) | Dual cache directories with respective queue independently executing its content and allowing staggered write operations | |
| JPH07104816B2 (ja) | コンピュータシステムを動作する方法及びコンピュータシステムにおけるメモリ管理装置 | |
| JPH08227380A (ja) | データ処理システム | |
| US5287482A (en) | Input/output cache | |
| JPS6111865A (ja) | メモリアクセス制御方式 | |
| JP3929872B2 (ja) | キャッシュメモリ、プロセッサ及びキャッシュ制御方法 | |
| JPH11328018A (ja) | スヌ―プ・ポ―トを用いるプリフェッチ・キャッシュ問い合わせのための方法及びシステム | |
| JP2523814B2 (ja) | ム―ブアウト・システム | |
| US5557622A (en) | Method and apparatus for parity generation | |
| US5737753A (en) | Least recently used block replacement for four block cache logic system | |
| JPH0210446A (ja) | バッファ記憶装置 | |
| JP2002116956A (ja) | キャッシュ制御方法及びキャッシュ制御システム | |
| JPH02136946A (ja) | キャッシュメモリ制御回路 | |
| JPH02122344A (ja) | バッファ記憶装置 | |
| JPH04155459A (ja) | 先行ムーブアウト方式 | |
| JPH03257643A (ja) | 情報処理装置 |