JPH02122344A - バッファ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、記憶管理技術さらにはバッファ記憶装置の
制御方式に適用して特に有効な技術に関し、例えばバッ
ファ記憶方式を採用した情報処理システムにおけるキャ
ッシュメモリに利用して有効な技術に関する。

［従来の技術］ 従来、バッファ記憶方式を採用したマイクロコンピュー
タにおいて、ダイナミックＲＡＭ等からなる主記憶装置
内の情報のうち使用頻度の高いものをキャッシュメモリ
内に入れておいて、これをキャッシュ・コントローラと
呼ばれる記憶管理装置によって制御して、スループット
を向上させるようにされているものがある。

キャッシュメモリは、マイクロプロセッサユニット（以
下、ＭＰＵと称する）から出力される論理アドレスによ
ってアクセスされ、所望のデータがキャッシュメモリ内
にあると、つまりキャッシュがヒツトすると１ＭＰｔＪ
が直ちにデータを得ることができるため、システムのス
ループットが向上される。

キャッシュ・コントローラは、ＭＰＵから出力されるア
ドレスを内部に保持されているアドレス（タグ）と比較
して、所望のデータがキャッシュメモリにないと判定す
ると、ミスヒツトを示す信号を出力する。すると、ＭＰ
Ｕがメインメモリをアクセスしてメインメモリからデー
タを得るようになっている（日経マグロウヒル社発行、
「日経エレクトロニクスＪ　１９８７年１１月１６日号
、第１７０，１７１頁参照）。

ところで、ＥＣＣ（エラー・コレクティング・コード）
と呼ばれる誤り訂正方式が採用されるメモリシステムで
は、３２ビツトＭＰＵの普及に伴って、１ワード（４バ
イト）のデータに対してＥＣＣを生成する方式が一般的
である。このため、キャッシュメモリとメインメモリ間
のデータ転送も１ワ一ド単位で行われることが多い。

また、キャッシュメモリでは、ＭＰＵによりデータの書
込みを実行する場合、データアレイの書込みがあればす
ぐにメインメモリも書き換えるライトスル一方式と、メ
インメモリの書換えはブロックの置換の際に行うコピー
バック方式とがある。

［発明が解決しようとする課題］ 従来のキャッシュメモリにおいてはキャッシュ内のデー
タのうち１バイトだけ書き換えたいいわゆるパーシャル
ライト機能が設けられていなかった。そこで、本発明者
らはキャッシュメモリにパーシャルライト機能を持たせ
ることについて検討した。その場合、先ずデータアレイ
から１ワードのデータを読み出してレジスタ（もしくは
バッファ）に入れ、次にバイトコードと呼ばれる制御信
号でその１ワードのレジスタ内のデータのうち特定のバ
イトを指定して、そのバイトのみを書き換えた後、レジ
スタからデータアレイおよび外部のメインメモリへ１ワ
一ド同時にデータを転送するようにすれば、ライトスル
一方式のキャッシュメモリにおいてもパーシャルライト
機能を実現できることが分かった。

しかしながら、上記のような方式では、パーシャルライ
トを行なうのに■１ワードのデータの読出し、■指定さ
れたバイトの書換え、■データアレイおよびメインメモ
リへの書込みの３サイクルを必要とするため、書換え時
間が長くなるという問題点があることを見出した。

本発明は上記のような背景の下になされたもので、キャ
ッシュメモリにパーシャルライト機能を持たせるととも
に、パーシャルライトに要する時間を短縮できるように
して、キャッシュメモリの高機能化および高速化を図る
ことを目的とする。

本発明の他の目的は、ライトスル一方式あるいはコピー
バック方式のいずれの方式のキャッシュメモリにおいて
もパーシャルライトを行なえるような回路形式を提供す
ることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては１本明Ｍ書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、キャッシュメモリ内のデータアレイから読み
出した３２ビツトのデータを保持可能なフルライトレジ
スタを設け、このフルライトレジスタとデータアレイと
をゲートを介して接続するとともに、書込みデータを保
持するライトバッファもしくは内部バスと上記フルライ
トレジスタとの間にセレクタを設け、ＭＰＵからのバイ
トコントロール信号に応じて上記ゲートおよびセレクタ
を制御して、バイト単位の書込みデータとデータアレイ
内のパーシャルライト対象以外の３バイトのデータを同
時にフルライトレジスタに入れた後。

タグ比較器から出力されるヒツト信号に基づいてフルラ
イトレジスタ内の書換え後の３２ビツトのデータをデー
タアレイに格納するとともに、外部メモリへ転送できる
ようにするようにした。

［作用］ 上記した手段によれば、データアレイからのデータ読出
しと同時にパーシャルライトの対象となるバイトデータ
をフルライトレジスタに入れることができるため、２サ
イクルでデータアレイのパーシャルライトを実行するこ
とができるようになる。

［実施例］ 第１図には、本発明をキャッシュコントローラ内蔵のキ
ャッシュメモリに適用した場合の一実施例が、また第２
図にはこのキャッシュメモリを用いたマイクロプロセッ
サシステムの構成例が示されている。

第１図のキャッシュメモリ１は、１チツプで構成され、
一つの半導体基板上にディレクトリメモリとしてのアド
レスアレイ１１とデータメモリとしてのデータアレイ１
２とＬＲＵ（ＬｅａｓｔＲｅｃｅｎｔｌｙ　　Ｕｓｅｄ
）方式のブロック置換制御回路１３、タグ比較器１４、
書込みアドレスおよび書込みデータを一時的に保持する
ライトバッファ１５およびこれらの回路を制御するコン
トロール回路１６等が形成されている。そして、このキ
ャッシュメモリ１は、第２図に示すようにメインメモリ
３が接続されたメモリバス２１とＭＰＵバス２２との間
に接続される。

この実施例では、上記データアレイ１２と内部データバ
ス１７ｂとの間に、ゲート＆セレクタ１８を介して３２
ビツト長のフルライトレジスタ１９が接続されている。

上記アドレスアレイ１１内には、データアレイ１２の同
一カラム位置に入っているデータのメインメモリ上での
アドレスの上位１０数ビツトがタグとして格納されてい
る。ＭＰＵ２よりキャッシュメモリ１に与えられたアド
レスＡＤのうちカラムアドレス部ＣＬＭが、アドレスア
レイ１１とデータアレイ１２のデコーダに供給されると
、各メモリの同一カラムからアドレスタグとデータが同
時に読み出される。このうちデータアレイ１２からは４
バイトのデータが一度に読み出されるように構成されて
おり、読み出されたデータは一旦フルライトレジスタ１
９に格納されろ。

一方、アドレスアレイ１１から読み出されたアドレスタ
グはタグ比較器１４に供給される。このタグ比較器１４
には、ＭＰＵ２から与えられたアドレスＡＤのうちタグ
部ＴＡＧのデータも供給されており、アドレスアレイ１
１から読み出されたタグと比較し、一致（キャツシュヒ
ツト）または不一致（ミスヒツト）を示す信号ＣＨが出
力される。

ここでキャッシュがヒツトするとデータアレイ１２内の
対応するカラム位置から読み出されてフルライトレジス
タ１９に保持されている４バイトのデータがデータバス
１７ｂを介してＭＰＵ２Δ供給される。一方、ミスヒン
トが生じると、内部アドレスバス１７ａおよび内部デー
タバス１７ｂを介してＭＰＵバス２２とメモリバス２１
とが接続され、ＭＰＵ２がメモリバス２１を使用してメ
インメモリ３を直接アクセスするようになっている。ま
た、データ書込みの際にミスヒツトが生じると、ライト
バッファ１５に保持されているアドレスとデータがメモ
リバス２１上に出方される。

このライトバッファ１５は、ブロック転送に必要な一連
のアドレスを次々と発生するアドレスカウンタの機能も
有している。

ゲート＆セレクタ１８は、ＭＰＵ２からキャッシュメモ
リ１に供給されるバイトコードと呼ばれるバイト指定４
８号ＢＣに基づいて、コン１〜ロール回路１６において
形成された制御信号によって。

データ書込み時にライトバッファにセットされた１バイ
トの書込みデータをフルライトレジスタ１９内のバイト
コードに対応した位置に選択的に格納するとともに、こ
れと同時にデータアレイ１２から読み出された１ワード
のデータのうち書込みを行なうバイト以外の３バイトの
データをフルライトバッファ１９に移すことができるよ
うにされている。またゲート＆セレクタ１８はフルライ
トバッファ１９に格納された３２ビツトのデータを上記
データアレイ１２と外部メモリ（メインメモリ３）へ同
時に転送できるように構成されている。

なお、第２図のシステムではメモリバス２１にＲＯＭ５
と工／○レジスタ６が、またシステムバスアダプタ７を
介して画像データ用フレームバッファ３１、ファイルコ
ントローラ３２およびＤＭＡコントローラ３３等が接続
されている。また、キャッシュメモリ１とメインメモリ
３との間のデータ転送を制御するため、メモリコントロ
ール回路４が設けられている。

この実施例ではメモリコントロール回路４が、ＥＣＣジ
・エネレータおよびＥＣＣチエッカを備えており、キャ
ッシュメモリ１から供給された３２ビツトのデータに例
えば４ビツトのＥＣＣコードを生成、付加してメインメ
モリ３へ格納し、メインメモリ３からデータが読み出さ
れたときにＥＣＣコードをチエツクしてエラービットを
修正し、キャッシュメモリ１へ渡すように構成されてい
る。

第３図には第１図のキャッシュメモリにおけるデータア
レイ１２と、ゲート＆セレクタ１８およびフルライトレ
ジスタ１９の具体的な回路構成例が示されている。

このうち、データアレイ１２は１素子形メモリセルから
なるダイナミックＲＡＭで構成されており、３２ビット
並列読出し可能な本実施例のデータアレイでは６４本の
メモリ列が設けられ、奇数列のメモリセルの選択用ＭＯ
８Ｑｓのドレイン端子は共通のビット線Ｂ　Ｌに、また
偶数列のメモリセルの選択用ＭＯ３Ｑｓのドレイン端子
は共通のビットＢＬに接続されている。そして、上記ビ
ットＩｉ！ＢＬ、ＢＬ間にそれぞれセンスアンプＳＡが
計３２個接続されている。一方、同−付属する６４個の
メモリセルのうち奇数列のメモリセルの選択用ＭＯ５Ｑ
ｓのゲート端子は奇数番目のワード、ＩＷＬ工・・・・
に、また偶数列のメモリセルの選択用ＭＯ３Ｑｓのゲー
ト端子は偶数番目のワードｇＷＬ、・・・・にそれぞれ
接続されている。

これによって、−本のワード線が選択レベルにされると
、３２個のメモリセルのＭＯ８Ｑｓがオンされて３２個
のセンスアンプＳＡによって１ワードのデータが同時に
読み出される。

さらに、この実施例では６４本のビット線ＢＬ。

ＢＬがそれぞれ２本に分岐され、そのうち一方は２個の
ＭＯＳゲートＱ、、Ｑ２を介してフルライトレジスタ１
９を構成するラッチ回路ＬＴに、また他方は１個のＭＯ
ＳゲートＱ、を介して上記ラッチ回路ＬＴに接続されて
いる。これとともに、データアレイ１２は１バイトつま
り８ビット単位で計４個のブロックＭＢＩ〜ＭＢ４に分
割され、各ブロックに属するビット線ごとに、ＭＯＳゲ
ートＱ、、Ｑ、、Ｑ３が共通の制御信号Ｈｉ、Ｗｉ、Ｗ
ｉ（ｉ＝１．．２，３．４）によって制御されるように
なっている。このうち、Ｗｉ、Ｗｉはバイトコントロー
ル信号ＢＣに対応した選択信号、Ｈｉはヒツト信号ＣＨ
と選択信号Ｗｉの論理積に相当する信号である。さらに
、ＭＯＳゲートＱ工ｔＱＺ間のビットＭＢＬ’　、ＢＬ
’　にはライトバッファ１５の相補出力信号線Ｃ○、σ
℃が接続されている。

なお、上記ラッチ回路ＬＴにはラッチデータを第１のデ
ータバス１７ｂ上に出方するためのバッファＢＦＦがそ
れぞれ接続されている。ラッチ回路ＬＴは、データアレ
イのセンスアンプＳＡと同じような差動型アンプで構成
するようにしてもよい。

次に、上記実施例のデータアレイ１２に対するパーシャ
ルライト動作について説明する。

３２ビツトのデータのうち任意の１バイト（８ビツト）
のデータの書換えを行なう場合、ＭＰＵ２からキャッシ
ュメモリ１に対してバイトコントロール信号ＢＣと８ビ
ツトのライトデータが供給される。このうち、バイトコ
ントロール４１号ＢＣはコントロール回路１６に入力さ
れ、８ビツトのライトデータはライトバッファ１５内の
所定の８個のバッファにセットされる。コントロール回
路１６は上記バイトコントロール信号Ｂｃに基づいて上
記ＭＯＳゲートＱ２に対する制御信号Ｗ工〜Ｗ４のうち
指定されたバイトに対応するブロックを選択する信号を
一つ（Ｗｉ）だけハイレベルに変化させる。これによっ
てＭＰＵ２から供給された１バイトのライトデータは、
フルライトレジスタ１９内のバイトコードＢＣに対応し
た８個のラッチ回路ＬＴに書き込まれる。

一方、データアレイ１２ではアドレスアレイ１１を検索
するアドレスと同一のカラムアドレスＣＬＭに対応した
ワード線ＷＬが選択されるとともに、ゲート＆セレクタ
１８では上記選択信号Ｗｉの反転信号Ｗｉによって、ラ
イトデータ（１バイト）を書き込まない残りの３バイト
に対応するブロック上のＭＯＳゲート　Ｑ３がオンされ
る。これによって、データアレイ１２から読み出された
４バイトのデータのうち３バイトのデータがフルライト
レジスタ１９内のおいているラッチ回路ＬＴに書き込ま
れる。

その後、タグ比較器１４からヒツト信号ＣＨが出力され
ると、コントロール回路１６からＭＯＳゲートＱ□に供
給される制御信号Ｈ１〜Ｈ４のうち、バイトコントロー
ル信号ＢＣに対応したものがハイレベルに変化される。

その結果、１バイトのライトデータが書き込まれている
ラッチ回路ＬＴに接続されたＭＯＳゲートＱ８がオンさ
れ、ライトデータがデータアレイ１２のビット線上に出
力され、センスアンプＳＡによって、選択状態のメモリ
セルへの書込みが実行される。これとともに、全ラッチ
回路ＬＴに保持されている３２ビツトデータがバッファ
ＢＦＦによってデータバス１７ｂを介して外部メモリへ
出力される。

なお、上記パーシャルライト以外のライト時には、コン
トロール回路１６からゲート＆セレクタ１８に供給され
る選択信号Ｗ０〜Ｗ、がすべて選択レベルにされ、ライ
トバッファ１５にセットされた３２ビツトのライトデー
タがフルライトレジスタ１９内の全ラッチ回路ＬＴに書
き込まれる。そして、タグ比較器１４からヒツト信号Ｃ
Ｈが出力されると、３２個のＭＯＳゲートＱ３がすべて
オンされてフルライトレジスタ１９内の１ワードのライ
トデータが、データアレイ１２に転送されるとともにバ
ッファＢＦＦによって外部メモリへも転送される。

なお、上記実施例ではキャッシュメモリ１内のデータの
書換えが発生したときに同時にメインメモリ３内の対応
するデータの書換えも行なうライトスル一方式について
説明したが、上記実施例の回路は、ブロックの置換が発
生したときにメインメモリの書換えを行なうコピーパッ
ク方式のキャッシュメモリにも適用できる。

以上説明したように上記実施例は、キャッシュメモリ内
のデータアレイから読み出した３２ビツトのデータを保
持可能なフルライトレジスタを設け、このフルライトレ
ジスタとデータアレイとをゲートを介して接続するとと
もに、書込みデータを保持するライトバッファもしくは
内部バスと上記フルラ・イトレジスタとの間にセレクタ
を設け、ＭＰＵからのバイトコントロール信号に応じて
上記ゲートおよびセレクタを制御して、バイト単位の書
込みデータとデータアレイ内のパーシャルライト対象以
外の３バイトのデータを同時にフルライトレジスタに入
れた後、タグ比較器から出力されるヒツト信号に基づい
てフルライトレジスタ内の書換え後の３２ビツトのデー
タをデータアレイに格納するとともに、外部メモリへ転
送できるようにするようにしたので、データアレイから
のデータ読出しと同時にパーシャルライトの対象となる
バイトデータをフルライトレジスタに入れることができ
るため、２サイクルでデータアレイのパーシャルライト
を実行することができるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
フルライトレジスタを３２ビツトとしたが、６４ビツト
あるいは１ブロツク（１６バイト）分のデータを保持可
能な構成とし、そのうち４バイトのデータをセレクタ等
で選択してメインメモリへ転送するようにしたキャッシ
ュメモリにも適用することができる。また。

ゲート＆セレクタの構成も第３図の実施例に限定される
ものでない。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるキャッシュメモリに
適用したものについて説明したが、この発明はそれに限
定されず、通信用バッファメモリや画像用フィールドメ
モリその他のバッファ記憶装置一般に利用することがで
きる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、キャッシュメモリにパーシャルライト機能を
持たせるとともに、パーシャルライトに要する時間を短
縮できるようにして、キャッシュメモリの、高機能化お
よび高速化を図ることができる。

【図面の簡単な説明】

第１図は、本発明をキャッシュメモリに適用した場合の
一実施例を示すブロック図、 第２図は、そのキャッシュメモリを使用したマイクロプ
ロセッサシステムの構成例を示すシステム構成図、 第３図はデータアレイとゲート＆セレクタおよびフルラ
イトレジスタの具体例を示す回路構成図である。 １・・・・キャッシュメモリ、２・・・・ＭＰＵ　（マ
イクロプロセッサユニット）、３・・・・メインメモリ
、１１・・・・ディレクトリメモリ（アドレスアレイ）
、１２・・・・データメモリ（データアレイ）、１４・
・・・タグ比較器、１５・・・・ライトバッファ、１７
ａ・・・・内部アドレスバス、１７ｂ・・・・内部デー
タバス、１８・・・・ゲート＆セレクタ、１９・・・・
バッファレジスタ（フルライトレジスタ）、２１・・・
・メモリバス、２２・・・・ＭＰＵバス、２３・・・・
システムバス。 第　２ 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、アドレスタグが格納されるディレクトリメモリ部と
   、該ディレクトリメモリ部に格納されたアドレスタグに
   対応したデータが格納されるデータメモリ部とを備えた
   バッファ記憶装置において、上記データメモリ部と内部
   データバスとの間に、上記データメモリ部から読み出さ
   れたデータを少なくともワード単位で保持可能なバッフ
   ァレジスタを設けると共に、上記内部データバスと上記
   バッファレジスタとの間にはセレクタを設け、外部から
   供給されるバイト指定信号に基づいて上記セレクタを制
   御して、上記バッファレジスタに保持されたワード単位
   のデータのうち任意の１バイトのデータの書換えを行え
   るように構成されてなることを特徴とするバッファ記憶
   装置。 ２、上記バッファレジスタに保持されたデータは、上記
   データメモリ部および内部データバスを介してもしくは
   直接外部へ同時に転送可能に構成されていることを特徴
   とする請求項１記載のバッファ記憶装置。 ３、上記データメモリ部内の各ビット線と上記バッファ
   レジスタとの間には、２つの信号伝達経路が設けられ、
   一方の信号伝達経路には上記ビット線とバッファレジス
   タとを直結するためのゲートもしくはスイッチが、また
   他方の信号伝達経路には２つのゲートもしくはスイッチ
   が設けられ、この２つのゲートもしくはスイッチ間に書
   込みデータを供給する信号線が接続されてなることを特
   徴とする請求項１または請求項２記載の記憶装置。