JPH04143844A - キャッシュ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目次コ 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 ［Ｉ！要］ キャッシュ・メモリに書き込みバッファが設けられたキ
ャッシュ装置に関し、 キャッシュ・メモリと書き込みバッファに対する制御を
単純化することが可能となる装置の提供を目的とし 複数のウェイで形成され各ウェイが複数のブロック１２
に分割されたキャッシュ・メモリと、目的のブロックに
キャッシユＱインすべきデータが外部からムーブ曇イン
される書き込みノ（ブファと、キャッシュ・メモリ及び
書き込みバッファを制御するキャッシュ制御回路と、を
有し、キャッシュ制御回路ム　データがムーブ・アウト
したブロックをインバリッド化する手段と、ムーブ・ア
ウトでインバリッド化されたブロックの属するウェイを
次回にキャッシュ・インすべきウェイとして定める手段
と、を含む、ことにより構成される。

［産業上の利用分野コ 本発明↓も　キャッシュ・メモリに書き込みバッファが
設けられたキャッシュ装置に関する。

主記憶より高速にアクセスできる記憶素子で構成された
キャッシュ・メモリを用意して主記憶データの一部をキ
ャッシュ・メモリに格納し、そのキャッシュ書メモリ上
のデータを主記憶データに代えてアクセスすることによ
り、主記憶に対する平均アクセスタイムを短縮して主記
憶アクセスを高速に行なうことが可能となる。

そして、主記憶からキャッシュのメモリへ至るバスに一
定容量の書き込みバッファを設けることにより、キャッ
シュデータの読み出しをさらに高速化することが可能と
なる。

［従来の技術］ キャッシユ・メモリと同様にタグが書き込みバッファに
も設けられており、主記憶にデータが書き込まれるスト
ア時に書き込みバッファのタグがヒツトした場合には書
き込みバッファヘデータがストアされる。

また、キャッシュ・メモリのタグがヒツトした場合には
タグヒツトのキャッシュ・ブロックにデータがストアさ
れる。

このため従来においては、キャッシュ・メモリと書き込
みバッファに対するストア制御が別個に行なわれてい瓢 ［発明が解決しようとする課題］ したがって、キャッジ、Ｌ＋１メモリと書き込みバッフ
ァの制御が複雑化する。

そして、キャッシュ・メモリと書き込みバッファの制御
には別々の信号線が必要となるので、これらの制御が１
個のＬＳＩを用いて行なわれる場合、システムによって
は、そのＬＳＩの信号ピンが不足する。

本発明は上記の事情に鑑みてなされたものであり、その
目的は、キャッシュ・メモリと書き込みバッファに対す
る制御を単純化することが可能となる装置を提供するこ
とにある。

［課題を解決するための手段］ 上記目的を達成するために、本発明にかかる装置は第１
図のように構成されている。

同図のキャッシュ・メモリ１４は複数のウェイ１０−０
．１０−１．　１０−２．１０−３で形成されており、
各ウェイ１０−０．１０−１．　１０−２．１０−３は
複数のブロック１２に分割されている。

そして、書き込みバッファ１６には目的のブロック１２
ヘキヤツシユ・インすべきデータが外部からムーブ・イ
ンさ札　キャッシュ會メモリ１４及び書き込みバッファ
１６はキャッシュ制御回路１８で制御される。

このキャッシュ制御回路１８にシモ　　データがムーブ
・アウトしたブロック１２をインバリッド化する手段２
０が含まれており、また、ムーブ・アウトでインバリッ
ド化されたブロックの属するウェイ１０−０．　１０−
１．　１０−２．　１０−３を次回にキャッシュ・イン
すべきウェイ１０−０゜１０−１．１０−２．　１０−
３として定める手段２２も含まれている。

【作用］ 本発明で亀　書き込みバッファ１６上のデータが次回の
キャッシュ・インで移動するキャッシュブロック１２を
インバリッド化で予め空の状態とすることにより、書き
込みバツファヘデータがストアされるときに、キャッシ
ュ書き込みウェイとキャッシュ・インのウェイとが同一
化される。

したがって、キャッシュ・メモリ１４と書き込みバッフ
ァ１６に対するストア制御を共通化してその制御を単純
化できる。

このたべ　キャッシュ・メモリ１４と書き込みバッファ
１６の制御に必要となる制御線を削減することも可能と
なる。

［実施例コ 以下、図面に基づいて本−発明にかかる装置の好適な実
施例を説明する。

第２図では実施例の構成が説明されており、そのキャッ
ジ：Ｌ＠メモリ１４はウェイ１０−０．１０−１．　１
０−２．　１０−３で形成されている。

そして、これらのウェイ１０−０．　１０−１゜１０−
２．１０−３は高速アクセスが可能な複数の記憶素子で
構成されており、本実施例ではそれらに５−ＲＡＭチッ
プが使用されている。

また、書き込みバッファ１６は多数のフリップ・フロッ
プで構成されており、この書き込みバッファ１６とキャ
ッシュ−メモリ１４には主記憶データが供給される。

それらのキャッシュψメモリ１４．書き込みバッファ１
６はキャッシュ制御回路１８で制御されており、本実施
例のキャッシュ制御回路１８は１個のＬＳＩで構成され
ている。

このキャッシュ制御回路１８からは、キャッシュ・メモ
リ１４に対するアドレス制御信号とキャッシュ・メモリ
１４及び書き込みバッファ１６に対するバイト・マーク
制御信号とが出力されている。

そして、アドレス制御信号の上位２ビツトはウェイ１０
−０．　１０−１．　１０−２．　１０−３の識別コー
ドとされており、キャッジ：Ｌ−ヒツトのウェイ１０−
０．　１０−１．１０−２．１０−３と書き込みバッフ
ァ１６からキャッシュ・インされるウェイ１０−０．　
１０−１．　１０−２．　１０−３とを各々示すコード
がこの上位２ビツトとしてセレクタ１８で選択される。

次に、本実施例の作用を第３ａ　第４図により説明する
。

第３図（Ａ）において、ウェイ１０−１．１０−２．１
０−３が有効な状態とされており、ウェイ１０−０が次
回にキャッシュ・インされるウェイと定められている。

このウェイ１０−０のカラムに対する新たなアクセスが
ミス・ヒツトした場合（ステップ４００でＹＥＳ）、書
き込みバッファ１６のデータがキャッシュ・メモリ１４
のウェイ１０−Ｏにキャッシュ・インされる（ステップ
４０２）。

その際に、ムーブ・アウト対象のウェイ１０−１−２が
ＬＲＵなどにより決定され（ステップ４０４）、そのブ
ロック・データが主記憶ヘムーブ・アウトされる（ステ
ップ４０６）。

また、ムーブ・アウトの対象となったブロックのタグが
インバリッド化され（ステップ４０８）、ウェイ１０−
２が空き状態とされる。

その後、書き込みバッファ１６ヘデータがムーブ・イン
されるときに（ステップ４１０でＹＥＳ）、次回にキャ
ッシュ・インすべきウェイが前回にムーブ・アウトの対
象となったインバリッドなウェイ１０−２と定められる
（ステップ４１２）。

このときに第２図のセレクタ１８ａでキャッシュ・イン
側のコードが選択さ札　その粘気　書き込みバッファ１
６とウェイ１０−２へデータが同時に書き込まれる（同
時にキャッシュヘスドアしてもかまわない）。

以上のように本実施例によれば、キャッシュ・メモリ１
４と書き込みバッファ１６に対するストア制御が共通化
されるので、キャッシュ制御を単純化でき、このため、
キャッシュ制御回路１８の信号線を削減してそのビン数
不足を回避することが可能となる。

［発明の効果コ 以上説明したように本発明によれば、キャッシュ・メモ
リと書き込みバッファに対するストア制御の共通化でキ
ャッシコ制御を単純化して、−制御を行なう回路の信号
線を削減でき、したがって、その回路のビン数不足を回
避することが可能となる。

【図面の簡単な説明】

第１図は発明の原理説明麻 第２図は実施例の構成説明Ａ 第３図は実施例の作用を説明するフローチャート、 第４図は実施例の作用説明Ａ である。 １０−０゜ １０−１゜ １０−２゜ １０−３　・　書 ウェイ １２Φ・・ブロック １４１１・９キヤツシユ・メモリ １６・Ｏ・書き込みバッファ １８・・・キャッシュ制御回路 １８ａ・・拳セレクタ 肩４Ｚレク （Ａ＞ インバリッド： ＜１０−０＞ （Ｂ） ＜１０−２＞ １３３図

Claims (1)

1. 【特許請求の範囲】 複数のウェイ（１０−０、１０−１、１０−２、１０−
   ３）で形成され各ウェイ（１０−０、１０−１、１０−
   ２、１０−３）が複数のブロック１２に分割されたキャ
   ッシュ・メモリ（１４）と、目的のブロック（１２）に
   キャッシュ・インすべきデータが外部からムーブ・イン
   される書き込みバッファ（１６）と、 キャッシュ・メモリ（１４）及び書き込みバッファ（１
   ６）を制御するキャッシュ制御回路（１８）と、 を有し、 キャッシュ制御回路（１８）は、 データがムーブ・アウトしたブロック（１２）をインバ
   リッド化する手段（２０）と、 ムーブ・アウトでインバリッド化されたブロックの属す
   るウェイ（１０−０、１０−１、１０−２、１０−３）
   を次回にキャッシュ・インすべきウェイ（１０−０、１
   ０−１、１０−２、１０−３）として定める手段（２２
   ）と、 を含む、 ことを特徴とするキャッシュ装置。