JPH0934776A - 情報処理装置および方法 - Google Patents

Abstract

(57)【要約】 【課題】 情報を効率的に処理する。 【解決手段】 ＣＰＵコア１は、データキャッシュメモ
リ３，４の両方をデータキャッシュメモリとして使用す
る場合、端子Ｓ４から出力するローカルメモリ切替信号
をオフする。このとき、キャッシュコントローラ２は、
データキャッシュメモリ３と４を通常のデータキャッシ
ュメモリとして動作させる。ＣＰＵコア１は、データキ
ャッシュメモリ３または４の少なくとも一方をローカル
メモリとして使用するとき、端子Ｓ４から出力するロー
カルメモリ切替信号をオンする。キャッシュコントロー
ラ２は、このとき、ローカルメモリとして機能させるデ
ータキャッシュメモリのタグ（上位アドレス）を、ロー
カルメモリとしてのアドレスに書き換えさせる。キャッ
シュコントローラ２は、そのデータキャッシュメモリを
ローカルメモリとして機能するように制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置およ
び方法に関し、特に効率的に情報を処理することができ
るようにした、情報処理装置および方法に関する。

【０００２】

【従来の技術】最近、コンピュータが普及し、できるだ
けデータを迅速に処理することができるように、その中
心となるＣＰＵ（Central Processor Unit）に対しても
種々の工夫がなされている。特に、最近、パイプライン
処理が行われることが多く、この場合、ＣＰＵのメモリ
に対するアクセスを迅速に行うことができるようにする
ことが望まれる。メモリに対するアクセスが遅いと、ア
クセスが完了するまでパイプライン処理を全て停止しな
ければならず、迅速な処理が不可能となるからである。

【０００３】このメモリに対するアクセスを効率よく行
うようにするために、キャッシュメモリとローカルメモ
リをＣＰＵの内部に設けるようにしたものが知られてい
る。

【０００４】ローカルメモリは、アドレスが固定されて
いるため、特定の領域にアサインされたデータに対して
高速にアクセスすることが可能となる。しかしながら、
アドレスが固定されているため、高速アクセス可能な変
数が限定されることになる。

【０００５】これに対してキャッシュメモリは、タグア
ドレスが適宜書き換えられるので、どんな変数でも、特
に繰り返しアクセスする場合において、高速化が可能と
なる。しかしながらキャッシュメモリの内容を書き換え
るとき（タグアドレスを書き換えるとき）、主記憶（メ
インメモリ）にも同じ内容を書き込む必要があるため、
例えば共通の下位アドレスを有する２以上の変数に対し
て交互にアクセスするような場合、一方はメインメモリ
に、他方はキャッシュメモリに、それぞれ位置すること
になり、結果的に迅速なアクセスが困難となる。

【０００６】

【発明が解決しようとする課題】このように、ローカル
メモリとキャッシュメモリは、それぞれ一長一短を有し
ているが、従来のＣＰＵにおいては、これらを固定的に
用いるようにしているため、効率的な情報の処理が困難
となる課題があった。

【０００７】本発明はこのような状況に鑑みてなされた
ものであり、より効率的に情報を処理することができる
ようにするものである。

【０００８】

【課題を解決するための手段】請求項１に記載の情報処
理装置は、処理手段に対して内部バスを介して接続さ
れ、処理手段が処理する情報を記憶する第２の記憶手段
と、第２の記憶手段を、ローカルメモリまたはキャッシ
ュメモリとして機能させるための切り替えを行う切替手
段とを備えることを特徴とする。

【０００９】請求項２に記載のデータ処理方法は、記憶
手段に、処理手段が処理する情報を記憶し、記憶手段
を、ローカルメモリまたはキャッシュメモリとして切り
替えて使用することを特徴とする。

【００１０】請求項１に記載の情報処理装置において
は、第２の記憶手段が、処理手段に対して内部バスを介
して接続され、処理手段が処理する情報を記憶し、切替
手段が、第２の記憶手段を、ローカルメモリまたはキャ
ッシュメモリとして機能させるための切り替えを行う。

【００１１】請求項２に記載のデータ処理方法において
は、記憶手段が、ローカルメモリまたはキャッシュメモ
リとして切り替えて使用される。

【００１２】

【発明の実施の形態】図１は、本発明の情報処理装置を
応用したＣＰＵの構成例を表している。この実施例にお
いては、ＣＰＵ２１が外部バス３２を介してメインメモ
リ３１（第１の記憶手段）と接続されている。メインメ
モリ３１には、ＣＰＵ２１が処理する各種の情報（デー
タ）が記憶されている。

【００１３】ＣＰＵ２１は、メインメモリ３１に記憶さ
れている各種のデータを処理するＣＰＵコア１（処理手
段）と、メインメモリ３１より取り込まれたデータを記
憶するデータキャッシュメモリ３，４（第２の記憶手
段）を有している。キャッシュコントローラ２（切替手
段）は、ＣＰＵコア１の制御に対応して、データキャッ
シュメモリ３，４を制御するようになされている。マル
チプレクサ５は、キャッシュコントローラ２に制御さ
れ、データキャッシュメモリ３，４とデータバス１２と
の間におけるデータの入出力を制御するようになされて
いる。

【００１４】タグ比較回路６は、データキャッシュメモ
リ３が出力するタグと、ＣＰＵコア１が上位アドレスバ
ス１３を介して出力する上位アドレスとを比較し、その
比較結果を、データキャッシュメモリ３が出力する識別
データを参照して、キャッシュコントローラ２とライト
制御回路８に出力している。同様に、タグ比較回路７
は、データキャッシュメモリ４が出力するタグと、ＣＰ
Ｕコア１が上位アドレスバス１３を介して出力する上位
アドレスとを比較し、その比較結果を、データキャッシ
ュメモリ４が出力する識別データを参照して、キャッシ
ュコントローラ２とライト制御回路８に出力している。

【００１５】ライト制御回路８は、タグ比較回路６，７
が出力する比較結果（ヒット情報）と、ＣＰＵコア１か
らの制御に対応してライトバッファ１０を制御するよう
になされている。ライトバッファ１０は、ＣＰＵコア１
よりデータバス１２を介して供給されたデータを一時的
に蓄積し、蓄積したデータをバスインタフェースユニッ
ト（ＢＩＵ）１１に出力する。ＢＩＵ１１は、このデー
タを外部バス３２を介してメインメモリ３１に出力する
ようになされている。

【００１６】また、リードバッファ９は、メインメモリ
３１より外部バス３２を介してＢＩＵ１１に入力された
データを取り込み、このデータを一時的に蓄積した後、
データバス１２を介してマルチプレクサ５とＣＰＵコア
１に出力するようになされている。

【００１７】ＣＰＵコア１が上位アドレスバス１３と下
位アドレスバス１４を介して出力する上位アドレスと下
位アドレスは、データキャッシュメモリ３，４、ライト
バッファ１０およびＢＩＵ１１に供給されるようになさ
れている。

【００１８】データバス１２、上位アドレスバス１３お
よび下位アドレスバス１４は、ＣＰＵ２１内の内部バス
を構成している。

【００１９】図２は、データキャッシュメモリ３（デー
タキャッシュメモリ４も同様）の内部の構成例を表して
いる。この実施例においては、データキャッシュメモリ
３は４ＫＢｙｔｅの容量とされ、ラインサイズは３２Ｂ
ｙｔｅ（１ワードを４Ｂｙｔｅとして８ワード）とされ
ている。

【００２０】このデータキャッシュメモリ３のデータ記
憶部には、Ａ１１乃至Ａ０の１２ビットの下位アドレス
が割り付けられている。従って、この下位アドレスは、
１バイト毎に、０００ｈ乃至ｆｆｆｈの１６進数で表さ
れる。

【００２１】また、各キャッシュラインには、Ａ３１乃
至Ａ１２の２０ビットで表される上位アドレスがタグと
して割り当てられている。従って、各キャッシュライン
の上位アドレスは、０００００ｈ乃至ｆｆｆｆｆｈの１
６進数のいずれかで表されることになる。この上位アド
レスと下位アドレスで規定されるアドレスは、メインメ
モリ３１のアドレスに対応している。

【００２２】次に、図１の実施例の動作について説明す
る。例えば、ＣＰＵコア１は、アドレス８００８４３０
０ｈのデータを再生するとき、データロードコマンドを
実行する。このときＣＰＵコア１は、端子Ｓ２からキャ
ッシュリード要求をキャッシュコントローラ２に出力す
る。また、端子Ｓ７から読出アドレスのうちの上位アド
レス（８００８４ｈ）を上位アドレスバス１３に出力
し、端子Ｓ８から下位アドレス（３００ｈ）を下位アド
レスバス１４に出力する。上述したように、この上位ア
ドレスは、第３１ビットから第１２ビットまでの２０ビ
ットにより表され、下位アドレスは、第１１ビットから
第０ビットまでの１２ビットにより表される。

【００２３】キャッシュコントローラ２は、ＣＰＵコア
１よりキャッシュリード要求を受けたとき、端子Ｓ９か
らデータキャッシュメモリ３にリード要求を出力すると
共に、端子Ｓ１１からデータキャッシュメモリ４にリー
ド要求を出力する。

【００２４】データキャッシュメモリ３は、下位アドレ
スバス１４より供給された下位アドレス（３００ｈ）に
記憶されているデータを読み出し、端子Ｓ１６からマル
チプレクサ５に出力する。また、その下位アドレス（３
００ｈ）のキャッシュラインに対応する上位アドレス
（タグ）を読み出し、端子Ｓ１５からタグ比較回路６に
出力する。

【００２５】さらに、データキャッシュメモリ３は、そ
の下位アドレス（３００ｈ）に対応するデータが有効で
あるか無効であるかを表す識別コードを、端子Ｓ１４か
らタグ比較回路６に出力する。この識別コードは、デー
タキャッシュメモリ３に記憶されているその下位アドレ
ス（３００ｈ）に記憶されているデータが、メインメモ
リ３１に記憶されているデータと異なるデータになって
いるとき無効とされ、同一のデータとなっているとき有
効とされる。

【００２６】タグ比較回路６は、データキャッシュメモ
リ３が端子Ｓ１５から出力するタグ（下位アドレス（３
００ｈ）が対応する上位アドレス）と、ＣＰＵコア１が
上位アドレスバス１３を介して端子Ｓ７より出力した上
位アドレスとを比較し、両者が一致している場合（デー
タキャッシュメモリ３にアドレス８００８４３００ｈの
データが記憶されている場合）、データキャッシュメモ
リ３の識別コードが有効を表していれば、端子Ｓ２０か
らヒット信号を出力する。

【００２７】データキャッシュメモリ４も、上述したデ
ータキャッシュメモリ３と同様の処理を行う。すなわ
ち、下位アドレスバス１４を介して供給された下位アド
レス（３００ｈ）に記憶されているデータを読み出し、
端子Ｓ１９からマルチプレクサ５に出力し、その下位ア
ドレス（３００ｈ）に対応するタグ（上位アドレス）を
読み出し、端子Ｓ１８からタグ比較回路７に出力する。
さらに、データキャッシュメモリ４は、その下位アドレ
ス（３００ｈ）のデータが有効であるか否かを表す識別
コードを端子Ｓ１７からタグ比較回路７に出力する。

【００２８】タグ比較回路７は、データキャッシュメモ
リ４より供給されたタグと、上位アドレスバス１３を介
してＣＰＵコア１より供給された上位アドレスとを比較
し、両者が一致する場合、データキャッシュメモリ４の
出力する識別コードが有効とされているとき、端子Ｓ２
１からヒット信号を出力する。

【００２９】タグ比較回路６，７は、それぞれデータキ
ャッシュメモリ３，４が出力する識別コードが無効を表
しているとき（すなわちデータキャッシュメモリ３，４
に記憶されているデータが、メインメモリ３１に記憶さ
れているデータと異なるものであるとき）、ヒット信号
を出力しない。

【００３０】キャッシュコントローラ２は、タグ比較回
路６，７の出力するヒット信号に対応してマルチプレク
サ５を制御し、データキャッシュメモリ３または４の出
力するデータを選択させる。例えば、タグ比較回路６が
ヒット信号を出力したとき、キャッシュコントローラ２
は、端子Ｓ１３からマルチプレクサ５にマルチプレクサ
制御信号を出力し、データキャッシュメモリ３が端子Ｓ
１６から出力するデータを選択させ、データバス１２に
出力させる。また、このときキャッシュコントローラ２
は、端子Ｓ２３からキャッシュヒット信号をＣＰＵコア
１に出力する。

【００３１】ＣＰＵコア１は、マルチプレクサ５よりデ
ータバス１２に出力されたデータを端子Ｓ６から読み込
み、内部のレジスタ（図示せず）にロードする。

【００３２】一方、タグ比較回路６，７は、タグと上位
アドレスとが一致しないとき、あるいは一致したとして
も識別コードが無効を表しているとき、端子Ｓ２０，Ｓ
２１より出力するヒット信号をオフにする。このとき、
キャッシュコントローラ２は、端子Ｓ２３からＣＰＵコ
ア１に出力するキャッシュヒット信号をオフにする。

【００３３】すなわち、このとき、データキャッシュメ
モリ３，４のいずれにもＣＰＵコア１が指定したアドレ
ス（８００８４３００ｈ）のデータが記憶されていない
ことになるので、ＣＰＵコア１は、端子Ｓ１からリード
バッファ９にリード要求を出力し、メインメモリ３１か
らのデータを読み込ませる。

【００３４】すなわち、ＢＩＵ１１は、上位アドレスバ
ス１３と下位アドレスバス１４を介して供給されるアド
レス（８００８４３００ｈ）を、外部バス３２を介して
メインメモリ３１に出力し、そのアドレスに記憶されて
いるデータをメインメモリ３１から読み出させる。ＢＩ
Ｕ１１は、メインメモリ３１から外部バス３２を介して
転送されたデータをリードバッファ９に出力する。リー
ドバッファ９、このデータを一旦蓄積した後、データバ
ス１２に出力する。ＣＰＵコア１は、データバス１２よ
り供給されるデータを端子Ｓ６から読み取り、内部のレ
ジスタに保持する。

【００３５】また、このとき、ＣＰＵコア１は、端子Ｓ
３からキャッシュコントローラ２に対してキャッシュラ
イト要求を出力する。キャッシュコントローラ２は、こ
の要求に対応して、データキャッシュメモリ３と４のう
ちの一方（例えばデータキャッシュメモリ４）を選択
し、選択したデータキャッシュメモリ４に端子Ｓ１２か
らライト要求を出力する（データキャッシュメモリ３を
選択した場合においては、端子Ｓ１０からデータキャッ
シュメモリ３にライト要求を出力する）。

【００３６】また、このとき、キャッシュコントローラ
２は、マルチプレクサ５を制御し、データバス１２にリ
ードバッファ９より出力されたデータを取り込ませ、デ
ータキャッシュメモリ４の端子Ｓ１９に供給させる。デ
ータキャッシュメモリ４は、このデータを下位アドレス
バス１４より供給されている下位アドレス（３００ｈ）
に記憶させる。また、この下位アドレス（３００ｈ）が
対応するタグを、上位アドレスバス１３に供給されてい
る上位アドレス（８００８４ｈ）に書き換えさせる。さ
らに、これにより、メインメモリ３１に記憶されている
データとデータキャッシュメモリ４に記憶されたデータ
とが一致するデータとなったので、そのデータに対応す
る識別コードを有効に書き換えさせる。

【００３７】次に、例えばアドレス８００８４３００ｈ
にデータを書き込む動作について説明する。すなわち、
このときＣＰＵコア１は、データストアコマンドを実行
する。このとき、ＣＰＵコア１は、端子Ｓ３からキャッ
シュコントローラ２に対してキャッシュライト要求を出
力する。また、上位アドレスバス１３に書き込みアドレ
スのうちの上位アドレス（８００８４ｈ）を出力し、下
位アドレスバス１４に下位アドレス（３００ｈ）を出力
する。

【００３８】さらにＣＰＵコア１は、端子Ｓ６からデー
タバス１２に対して、書き込むべきデータを出力する。
また、端子Ｓ５からライト制御回路８にライト要求を出
力する。

【００３９】キャッシュコントローラ２は、ＣＰＵコア
１よりキャッシュライト要求を受けたとき、端子Ｓ１０
とＳ１２からデータキャッシュメモリ３と４に対してラ
イト要求を出力する。

【００４０】データキャッシュメモリ３は、このライト
要求に対応して下位アドレス（３００ｈ）に対応するキ
ャッシュラインのタグを端子Ｓ１５から出力し、そのデ
ータが有効か無効かを表す識別コードを端子Ｓ１４より
出力する。

【００４１】同様に、データキャッシュメモリ４も下位
アドレス（３００ｈ）に対応するタグを端子Ｓ１８から
出力し、その下位アドレスに対応するデータが有効か無
効かを表す識別コードを端子Ｓ１７から出力する。

【００４２】タグ比較回路６は、データキャッシュメモ
リ３が出力するタグ（上位アドレス）と、上位アドレス
バス１３より供給される上位アドレスとが一致するか否
かを判定し、一致している場合、データキャッシュメモ
リ３が端子Ｓ１４から出力する識別コードが有効である
とき、端子Ｓ２０から出力するヒット信号をオンにす
る。

【００４３】同様に、タグ比較回路７は、データキャッ
シュメモリ４より供給されるタグ（上位アドレス）と、
上位アドレスバス１３を介して供給される上位アドレス
とを比較し、両者が一致する場合、データキャッシュメ
モリ４より出力される識別コードが有効であるとき、端
子Ｓ２１より出力するヒット信号をオンにする。

【００４４】タグ比較回路６と７は、データキャッシュ
メモリ３または４より出力される識別コードが無効を表
しているとき、ヒット信号をオフにする。

【００４５】キャッシュコントローラ２は、タグ比較回
路６，７の出力するヒット信号に対応して、マルチプレ
クサ５を制御する。すなわち、例えばタグ比較回路６が
ヒット信号をオンにしていれば、データキャッシュメモ
リ３を選択し、タグ比較回路７が出力するヒット信号が
オンしていれば、データキャッシュメモリ４を選択する
ように、端子Ｓ１３からマルチプレクサ制御信号がマル
チプレクサ５に出力される。

【００４６】マルチプレクサ５は、この制御信号に対応
して、ＣＰＵコア１よりデータバス１２に出力されてい
るデータを、データキャッシュメモリ３と４のうち、選
択されている方に供給する。

【００４７】これにより、例えばデータキャッシュメモ
リ３がヒットした場合においては、ＣＰＵコア１が端子
Ｓ６からデータバス１２を介して出力するデータが、マ
ルチプレクサ５を介してデータキャッシュメモリ３の端
子Ｓ１６に供給される。データキャッシュメモリ３は、
このデータを下位アドレス（３００ｈ）に書き込む。ま
た、データキャッシュメモリ４がヒットした場合におい
ては、このデータがマルチプレクサ５を介してデータキ
ャッシュメモリ４の端子Ｓ１９に供給される。データキ
ャッシュメモリ４は、このデータを下位アドレス（３０
０ｈ）に書き込む。

【００４８】データキャッシュメモリ３と４のいずれも
がヒットしなかった場合、キャッシュコントローラ２
は、データキャッシュメモリ３または４のいずれか一方
を選択し、その下位アドレス（３００ｈ）にデータを書
き込ませると共に、対応するキャッシュラインのタグ
（上位アドレス）を、そのとき上位アドレスバス１３を
介して供給されている上位アドレス（８００８４ｈ）に
書き換えさせる。

【００４９】このように、データキャッシュメモリ３，
４のデータを書き換えたとき、ＣＰＵコア１は、端子Ｓ
５からライト制御回路８にライト要求信号を出力する。
ライト制御回路８は、このライト要求に対応して、端子
Ｓ２２からライトバッファ１０にライトバッファ制御信
号を出力し、ライトバッファ１０にＣＰＵコア１が端子
Ｓ６からデータバス１２に出力したデータを蓄積させ
る。またこのとき、ライトバッファ１０には、上位アド
レスバス１３と下位アドレスバス１４より供給される上
位アドレス（８００８４ｈ）と下位アドレス（３００
ｈ）も同時に記憶される。

【００５０】ＢＩＵ１１は、このようにしてライトバッ
ファ１０にデータと書き込みアドレスが書き込まれたと
き、これを外部バス３２を介してメインメモリ３１に出
力し、メインメモリ３１のアドレス８００８４３００ｈ
にそのデータを書き込ませる。これにより、データキャ
ッシュメモリ３，４とメインメモリ３１は、対応するア
ドレスに同一のデータが記憶された状態となる。

【００５１】次に、データキャッシュメモリ３と４のう
ちの少なくとも一方をデータキャッシュメモリではな
く、ローカルメモリとして使用する場合の動作について
説明する。このとき、ＣＰＵコア１は、端子Ｓ４（切替
手段）からキャッシュコントローラ２とライト制御回路
８に出力しているローカルメモリ切替信号をオンにす
る。また、データキャッシュメモリ３と４のうち、ロー
カルメモリとして使用する方（例えばデータキャッシュ
メモリ３）の全てのタグに、そのローカルメモリとして
のアドレスを、例えば、８０１０００００ｈ乃至８０１
００ｆｆｆｈとするとき、上位アドレス８０１００ｈを
書き込ませる。

【００５２】その結果、データリードの際、ＣＰＵコア
１が読出アドレスとして８０１０００００ｈ乃至８０１
００ｆｆｆｈを出力したとき、ローカルメモリとして機
能するデータキャッシュメモリ３が常にヒットする。ま
た、ローカルメモリとして使用する場合においては、そ
の記憶するデータがメインメモリ３１のデータと対応さ
せる必要がないので、データキャッシュメモリ３の識別
コードは全て有効とされる。

【００５３】タグ比較回路６がヒット信号をオンにした
とき、ローカルメモリとして機能しているデータキャッ
シュメモリ３より読み出されたデータは、マルチプレク
サ５、データバス１２を介してＣＰＵコア１に読み取ら
れる。

【００５４】読出アドレスがローカルメモリに設定した
アドレス８０１０００００ｈ乃至８０１００ｆｆｆｈ以
外のアドレスである場合、データキャッシュメモリ４が
ヒットすれば、上述した場合と同様にして、データキャ
ッシュメモリ４からデータが読み出される。

【００５５】ローカルメモリに設定したアドレス以外の
読出アドレスが指定された状態において、データキャッ
シュメモリ４がヒットしなかった場合においては、ＣＰ
Ｕコア１は、リードバッファ９にリード要求を出力す
る。ＢＩＵ１１は、ＣＰＵコア１により指定された読出
アドレスを外部バス３２を介してメインメモリ３１に出
力し、その読み出すアドレスに記憶されているデータを
読み出させる。ＢＩＵ１１は、この読み出しデータを外
部バス３２を介して取り込み、リードバッファ９に出力
する。リードバッファ９は、このデータをデータバス１
２を介してＣＰＵコア１に出力する。

【００５６】また、このとき、キャッシュコントローラ
２は、マルチプレクサ５を制御し、データバス１２を介
して取り込まれたデータを、データキャッシュメモリ３
と４のうち、そのときデータキャッシュメモリとして機
能している方（いまの場合、データキャッシュメモリ
４）の読出アドレスの下位アドレスに対応するアドレス
に書き込ませる。そして、その下位アドレスが対応する
キャッシュラインのタグをその読出アドレスの上位アド
レスに書き換えさせる。

【００５７】このとき、データキャッシュメモリ３は、
ローカルメモリとして機能しているため、そのタグは変
更されない。

【００５８】アドレス８０１００００ｈ乃至８０１００
ｆｆｆｈに対してデータを記録する場合、このアドレス
は、ローカルメモリとして機能するデータキャッシュメ
モリ３に割り当てられているため、データキャッシュメ
モリ３が必ずヒットする。キャッシュコントローラ２
は、タグ比較回路６のヒット信号がオンとされたとき、
マルチプレクサ５を制御し、ＣＰＵコア１がデータバス
１２に出力したデータをデータキャッシュメモリ３に供
給させる。データキャッシュメモリ３には、キャッシュ
コントローラ２からライト要求が出力されるので、デー
タキャッシュメモリ３は、マルチプレクサ５より供給さ
れたデータを、下位アドレスバス１４より供給された下
位アドレスに書き込ませる。

【００５９】このとき、ライト制御回路８は、ＣＰＵコ
ア１が端子Ｓ４よりローカルメモリ切替信号を出力して
いるので、ライトバッファ制御信号を出力しない。従っ
て、データバス１２に出力されたデータをメインメモリ
３１に書き込む動作は行われないことになる（いま、デ
ータキャッシュメモリ３はローカルメモリとして機能し
ているため）。

【００６０】一方、ＣＰＵコア１が上位アドレスバス１
３と下位アドレスバス１４に書き込みアドレスを出力し
た場合において、データキャッシュメモリ４がヒットし
たとき、上述したデータキャッシュメモリに対する書き
込み動作と同様の処理が実行される。

【００６１】これに対して、ローカルメモリとして機能
するデータキャッシュメモリ３がヒットせず、かつ、デ
ータキャッシュメモリ４もヒットしない場合において
は、キャッシュコントローラ２は、ＣＰＵコア１の端子
Ｓ３からのキャッシュライト要求に対応して、データキ
ャッシュメモリ４を選択し、データキャッシュメモリ４
に対して端子Ｓ１２からライト要求を出力する。また、
マルチプレクサ５を制御し、ＣＰＵコア１がデータバス
１２に出力した書き込みデータをデータキャッシュメモ
リ４の端子Ｓ１９に供給させる。データキャッシュメモ
リ４は、このデータをＣＰＵコア１が下位アドレスバス
１４に出力する下位アドレスに書き込み、その下位アド
レスに対応するタグを上位アドレスバス１３より供給さ
れる上位アドレスに書き換える。

【００６２】そして、さらに上述した場合と同様にし
て、同一のデータを、ライトバッファ１０、ＢＩＵ１
１、外部バス３２を介して、メインメモリ３１に供給
し、その書き込みアドレスに、その書き込みデータを書
き込ませる。

【００６３】以上の実施例においては、データキャッシ
ュメモリをローカルメモリとして使用する場合、そのタ
グを所定の値に書き換えるようにしたが、例えば、その
データキャッシュメモリのタグを無効とし、キャッシュ
コントローラ２がローカルメモリのアドレスをデコード
し、そのデータキャッシュメモリを選択するチップセレ
クト信号を発生させるようにすることも可能である。

【００６４】また、以上の実施例においては、２ｗａｙ
のキャッシュメモリの一方をローカルメモリとして切り
替えて使用するようにしたが、１ｗａｙのキャッシュメ
モリをローカルメモリまたはデータキャッシュメモリと
して交互に切り替えて使用するようにすることも可能で
ある。さらに、２ｗａｙのキャッシュメモリの両方をロ
ーカルメモリとして使用するようにしたり、４ｗａｙ以
上のキャッシュメモリの任意のものを選択してローカル
メモリとして使用するようにすることもできる。

【００６５】

【発明の効果】以上の如く、請求項１に記載の情報処理
装置および請求項２に記載のデータ処理方法によれば、
記憶手段をローカルメモリまたはキャッシュメモリとし
て切り替えて使用するようにしたので、情報を効率的に
処理することが可能となる。

【図面の簡単な説明】

【図１】本発明の情報処理装置を応用したＣＰＵの構成
例を示すブロック図である。

【図２】図１のデータキャッシュメモリ３の構成を説明
する図である。

【符号の説明】

１ ＣＰＵコア ２ キャッシュコントローラ ３，４ データキャッシュメモリ ５ マルチプレクサ ６，７ タグ比較回路 ８ ライト制御回路 ９ リードバッファ １０ ライトバッファ １１ バスインタフェースユニット（ＢＩＵ） １２ データバス １３ 上位アドレスバス １４ 下位アドレスバス ２１ ＣＰＵ ３１ メインメモリ ３２ 外部バス

Claims (2)

【特許請求の範囲】
1. 【請求項１】 情報を処理する処理手段と、 前記処理手段に対して外部バスを介して接続され、前記
   処理手段が処理する情報を記憶する第１の記憶手段と、 前記処理手段に対して内部バスを介して接続され、前記
   処理手段が処理する情報を記憶する第２の記憶手段と、 前記第２の記憶手段を、ローカルメモリまたはキャッシ
   ュメモリとして機能させるための切り替えを行う切替手
   段とを備えることを特徴とする情報処理装置。
2. 【請求項２】 情報を処理する処理手段に対して内部バ
   スを介して記憶手段を接続し、 前記記憶手段に、前記処理手段が処理する情報を記憶
   し、 前記記憶手段を、ローカルメモリまたはキャッシュメモ
   リとして切り替えて使用することを特徴とするデータ処
   理方法。