WO2011045931A1 - 情報処理装置 - Google Patents

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WO2011045931A1
WO2011045931A1 PCT/JP2010/006098 JP2010006098W WO2011045931A1 WO 2011045931 A1 WO2011045931 A1 WO 2011045931A1 JP 2010006098 W JP2010006098 W JP 2010006098W WO 2011045931 A1 WO2011045931 A1 WO 2011045931A1
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memory
information processing
processing apparatus
measuring
cpu
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PCT/JP2010/006098
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国雄 藤川
智英 内海
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パナソニック株式会社
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    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present invention relates to a memory and bus control technology used for improving performance in an information processing apparatus.
  • a cache memory of an information processing apparatus has means for allocating an arbitrary area as a local memory, and a built-in memory that can have a memory configuration optimum for processing contents is known.
  • the built-in memory is faster and consumes less power than an externally connected memory, the performance of the information processing apparatus is improved by changing the memory configuration so that the built-in memory can be used effectively.
  • Patent Document 2 As a means to maintain this optimal memory configuration, the processing contents are analyzed during compilation, the processing contents are divided into several phases, the optimal memory configuration is derived in each phase, and the code for switching the memory configuration is generated The technique of doing is known.
  • Patent Document 2 since the method described in Patent Document 2 is an analysis of static memory access at the time of compilation, it can be applied to a system in which a generated program occupies a CPU and operates alone. There has been a problem that an optimum memory configuration cannot be obtained by detecting a change in memory utilization efficiency due to a change in device operation, power saving state, operation of other software, and the like.
  • the processing speed can be improved by using most of the built-in memory as cache memory, but other bus master devices are frequently used as memory.
  • the process to access is performed and the process is a process with higher priority than the process performed by the CPU. It is more efficient to release the cache memory, allocate it as local memory, and let the bus master device use it.
  • the present invention has been made in view of such conventional problems, and dynamically detects a decrease in memory utilization efficiency that cannot be predicted in advance, and reconfigures the allocation size of the cache memory and the local memory.
  • an information processing apparatus capable of improving performance is provided.
  • the information processing apparatus includes a system-on-chip built-in memory (first storage unit), an external memory (second storage unit) connected to the system-on-chip, the first storage unit, and the first storage unit.
  • An area of the first storage means or the second storage means used by the CPU and other bus master devices (information processing means), or moving means for moving the data stored in the means or the second storage means; Second changing means for changing is provided.
  • This configuration dynamically changes the internal memory configuration based on changes in memory usage efficiency, and allows the CPU and other bus master devices to use the internal memory with priority over the external memory.
  • the tightness of the bus, power consumption can be improved.
  • the measuring unit with this configuration may be a thing that measures the hit rate of the cache memory and the number of accesses. With this configuration, it is possible to improve a decrease in CPU processing speed caused by a shortage of cache memory. Further, when the cache memory is excessive, the cache memory can be released to other bus master devices as a local memory.
  • the measuring unit with this configuration may be a device that measures the load factor and operating frequency of the CPU.
  • the measuring unit having this configuration may be a VRAM size and an object for measuring the frequency of screen update.
  • the VRAM usage status of the graphic controller is detected, and when the display performance decreases due to an increase in VRAM access, the size of the local memory is increased and used as a VRAM. it can. Further, when the VRAM size is reduced while the local memory is used as the VRAM, the local memory can be released to another bus master device or released to the CPU as a cache.
  • the measuring unit with this configuration may be a type that measures the type of process being executed and the state change in the process.
  • this configuration it is possible to improve the CPU processing speed by predicting the memory utilization efficiency from the change of the software executed by the CPU and having an optimal memory configuration.
  • the cache memory can be opened to other bus master devices as local memory.
  • the measuring unit with this configuration may be an object that measures the occupancy rate of the bus band.
  • the bus master device including the CPU
  • the bus master device whose processing speed is low due to insufficient bus bandwidth can use the built-in memory to improve the processing speed.
  • the measuring unit having this configuration may be a device that measures the working set of the CPU.
  • the processing speed of the CPU can be improved by allocating more cache memory to the CPU as the working set increases. Further, when the working set decreases, the cache memory can be released to other bus master devices as a local memory.
  • the measuring unit with this configuration may be an object that measures interrupt events.
  • an optimal memory configuration can be maintained in response to changes in memory usage conditions triggered by events.
  • a memory use efficiency change that cannot be predicted by static analysis is detected, the configuration of the first storage means is dynamically changed, and the memory area used by the information processing means is moved. Can rearrange and maintain optimal memory configuration. As a result, it is possible to improve performance such as an improvement in processing speed of the information processing means, a reduction in bus bandwidth load, and a reduction in power consumption.
  • FIG. 1 is a schematic configuration diagram of an information processing apparatus according to Embodiment 1 of the present invention.
  • Schematic configuration diagram of an information processing apparatus in Embodiment 2 of the present invention The flowchart figure explaining operation
  • Schematic configuration diagram of an information processing apparatus in Embodiment 3 of the present invention The flowchart figure explaining operation
  • Schematic configuration diagram of an information processing apparatus in Embodiment 4 of the present invention The flowchart figure explaining operation
  • Schematic configuration diagram of an information processing apparatus in Embodiment 5 of the present invention The flowchart figure explaining operation
  • Schematic configuration diagram of an information processing apparatus in Embodiment 6 of the present invention The flowchart figure explaining operation
  • FIG. 1 is a schematic configuration diagram of an information processing apparatus according to Embodiment 1 of the present invention
  • FIG. 2 is a flowchart for explaining the operation of the information processing apparatus.
  • the information processing apparatus includes a CPU 101 (information processing means), a built-in memory 102 (first storage means), and an external memory 103 (second storage means). And another bus master device 104 (information processing means) that is not a CPU, a cache measurement unit 106 that measures the state of the built-in memory 102, and a control unit 105 (first changing means, moving means, second changing means) And an internal bus 108 that connects the CPU 101 and the internal memory 102, and an external bus 107 that connects the internal memory 102, the bus master device 104, and the external memory 103.
  • the control unit 105 monitors the measurement value of the cache measurement unit 106, and when the memory use efficiency can be expected to be improved, the control unit 105 changes the memory configuration of the built-in memory 102, and the CPU 101 changes the memory configuration. And a moving means for moving data in the internal memory 102 and the external memory 103 used by the bus master device 104, and a second changing means for causing the CPU 101 and the bus master device 104 to use the destination area. .
  • control unit 105 performs initial allocation between the cache memory and the local memory of the internal memory 102 (S101), and then measures the cache hit rate at regular intervals (S102). (S103).
  • the cache memory Process determines that there is a possibility that the size of the cache memory is excessive when the cache hit rate is a numerical value greater than a certain value (for example, 90% or more) (S104).
  • the cache memory Process to reduce.
  • the current cache memory allocation size is determined (S105). If the cache memory size can be reduced (for example, the cache allocation size of the internal memory 102 is 5% or less), the configuration of the internal memory 102 is changed. Then, the cache memory is decreased (for example, 5%) and the local memory is increased (S106).
  • the data in the area of the external memory 103 currently used by the bus master device 104 is moved to the local memory, the setting of the bus master device 104 is changed, and the local Use the area to which the data of the memory is moved.
  • the control unit 105 determines that the cache memory size may be insufficient (S104).
  • the current cache memory allocation size is determined (S108), and when the cache memory size can be increased (for example, the cache allocation size of the built-in memory 102 is 95% or less), the local memory is allocated to the cache memory.
  • the data in the local memory area used by the bus master device 104 is moved to the external memory 103, the setting of the bus master device 104 is changed, and the data transfer destination area in the external memory 103 is used (S109).
  • the configuration of the internal memory 102 is changed to increase the cache size (for example, 5%) and decrease the local memory (S110).
  • the configuration of the built-in memory 102 can be changed from the cache utilization efficiency. Therefore, when the cache memory size is insufficient, the cache memory is increased and the local memory is decreased. The processing speed of the CPU 101 can be improved. Further, when the cache memory is excessively allocated, the cache memory size can be decreased, the local memory can be increased, and the bus master device 104 can be released.
  • FIG. 3 is a schematic configuration diagram of the information processing apparatus according to Embodiment 2 of the present invention
  • FIG. 4 is a flowchart for explaining the operation of the information processing apparatus
  • FIG. 5 is a table showing configurations of the cache memory and the local memory.
  • the constituent elements 201 to 205, 207, and 208 are equivalent to the constituent elements 101 to 105, 107, and 108 of the first embodiment.
  • a CPU measurement unit 206 that measures the state of the CPU 201 is provided.
  • control unit 205 performs initial allocation of the cache memory and the local memory of the internal memory 202 (S201), and thereafter the CPU frequency and the load factor every certain time (S202). Is measured (S203).
  • the control unit 205 determines the allocation size of the cache memory and the local memory using the table shown in FIG. 5 based on the frequency and load factor of the CPU 201 (S204).
  • the frequency and load factor of the CPU 201 are lower and the operation rate is lower, the frequency of memory access of the CPU 201 is reduced and the cache memory is unnecessary, and conversely, the frequency and load factor are higher and the operation rate is higher.
  • the table is configured such that the cache memory size is large when the frequency and load factor of the CPU 201 are high, and the cache memory size is small when the frequency and load factor of the CPU 201 are low.
  • control unit 205 compares the current allocation size of the cache memory with the currently determined size (S205). If the cache memory size decreases, the configuration of the internal memory 202 is changed to reduce the cache memory to reduce the local memory. Is increased (S206). In order to use the newly allocated local memory for another bus master device, the data in the area of the external memory 203 currently used by the bus master device 204 is moved to the local memory, the setting of the bus master device 204 is changed, and the data in the local memory is changed. The destination area is used (S207). When the size of the cache memory increases, the local memory is allocated to the cache.
  • the data in the local memory area currently used by the bus master device 204 is moved to the external memory 203, the setting of the bus master device 204 is changed, and the external memory
  • the data transfer destination area 203 is used (S208).
  • the configuration of the internal memory 202 is changed to increase the cache size and decrease the local memory (S209).
  • the configuration of the internal memory 202 can be changed based on the operation status of the CPU 201. Therefore, the operating rate of the CPU 201 that is in a sleep state in a low power consumption state is low, and the cache memory is When it is not necessary, the cache memory can be reduced, the local memory can be increased, and the bus master device 204 can be released. Further, when the operating rate of the CPU 201 increases and the CPU 201 requires a cache memory, the local memory can be reduced, the cache memory can be increased, and the processing speed of the CPU 201 can be improved.
  • FIG. 3 is a schematic configuration diagram of the information processing apparatus according to the third embodiment of the present invention
  • FIG. 7 is a flowchart for explaining the operation of the information processing apparatus
  • FIG. 8 is a table showing configurations of the cache memory and the local memory.
  • the components 301 to 303, 305, 307, and 308 are equivalent to the components 101 to 103, 105, 107, and 108 of the first embodiment.
  • a graphic controller 304 information processing means
  • a VRAM measuring unit 306 that measures the state of the VRAM in the built-in memory 302 and the external memory 303.
  • control unit 305 performs initial allocation between the cache memory and the local memory in the internal memory 302 (S301), and then updates and updates the size of the VRAM at regular intervals (S302). The number of times is measured (S303).
  • the control unit 305 determines the allocation size of the cache memory and the local memory using the table shown in FIG. 5 based on the size of the VRAM and the number of updates (S304).
  • the memory access frequency of the graphic controller 304 decreases as the VRAM size is small and the number of updates is small, and conversely increases as the VRAM size is large and the number of updates is large.
  • the local memory allocation of the VRAM may be increased. Therefore, the table is configured such that the size of the VRAM is large, the size of the local memory is large when the number of updates is large, the size of the VRAM is large, and the size of the local memory is small when the number of updates is large.
  • the subsequent control is equivalent to the control (S205 to S209) of the second embodiment, except that the bus master device 204 of the second embodiment is replaced with the graphic controller 304.
  • the configuration of the internal memory 302 can be changed from the state of the VRAM, when the screen size is large and the number of drawing updates is large, the cache memory is reduced and the local memory is reduced.
  • the access performance of the VRAM can be improved, and the drawing performance of the graphic controller 304 can be kept above a certain level.
  • the drawing performance of the graphic controller 304 may be low, the local memory allocated as VRAM is reduced, the cache memory is increased, and the processing speed of the CPU 301 is improved. be able to.
  • FIG. 9 is a schematic configuration diagram of the information processing apparatus according to Embodiment 4 of the present invention
  • FIG. 10 is a flowchart for explaining the operation of the information processing apparatus
  • FIG. 11 is a table showing the configurations of the cache memory and the local memory.
  • the components 401 to 405, 407, and 408 are equivalent to the components 101 to 105, 107, and 108 of the first embodiment.
  • a process measurement unit 406 that measures the process state from the CPU 401, the built-in memory 402, and the external memory 403 is provided.
  • the process measurement unit 406 is configured to measure the state of the process by measuring the CPU 401, the built-in memory 402, and the external memory 403 by the OS executed by the CPU 401.
  • control unit 405 performs initial allocation of the cache memory and the local memory of the built-in memory 402 (S401), and monitors changes in the process state (S402). When a change in the process state is detected, the execution process and the state of the process are measured (S403).
  • the control unit 405 determines the allocation size of the cache memory and the local memory using the table shown in the figure based on the execution process and the state of the process (404).
  • the memory access of the CPU 401 varies depending on the process being executed, and also varies depending on the state of the same process.
  • the process that performs the polling process occupies the CPU 401 for a long time, but does not use the memory, so the cache memory may be small. Therefore, the table is configured so that the cache memory size is large in the execution and process state of a process with a large memory access, and the cache memory size is small in the execution and process state of a process with a small memory access. Yes.
  • the subsequent control (S405 to S409) is equivalent to the control (S205 to S209) of the second embodiment.
  • the configuration of the built-in memory 402 can be changed from the state of the process. Therefore, the cache memory is increased and the local memory is decreased during the execution of a process with many memory accesses. The memory access performance can be improved. In addition, when the process is executed with less memory access, the cache memory size can be reduced, the local memory can be increased, and the bus master device 404 can be released.
  • FIG. 12 is a schematic configuration diagram of an information processing apparatus according to Embodiment 5 of the present invention
  • FIG. 13 is a flowchart for explaining the operation of the information processing apparatus.
  • the components 501 to 505, 507, and 508 are equivalent to the components 101 to 105, 107, and 108 of the first embodiment.
  • a bus measurement unit 506 that measures the external bus 507 and the internal bus 508 is provided.
  • the bus measurement unit 506 is configured to monitor the signal lines of the external bus 507 and the internal bus 508, and count the bus masters (including the CPU 501) that occupy the bus at regular intervals to measure the bus occupancy rate. Is done.
  • control unit 505 performs initial allocation between the cache memory and the local memory in the built-in memory 502 (S501), and then the bus occupancy of each bus master at regular time intervals (S502). The rate is measured (S503).
  • the control unit 505 distributes the memory area used by each bus master to the internal memory 502 and the external memory 503 based on the bus occupancy rate of each bus master. At this time, since the built-in memory 502 has higher performance, it is preferentially assigned to the built-in memory 502 to a bus master having a high bus occupancy rate and frequently accessing the memory.
  • the bus master using the internal memory 502 is the CPU 501
  • the use area is allocated to the cache, and when it is another bus master device 504, it is allocated as a local memory. If the size or bandwidth of the internal memory 502 is insufficient, an area of the external memory 503 is allocated (S504).
  • the subsequent control (S505 to S509) is equivalent to the control (S205 to S209) of the second embodiment.
  • the configuration of the internal memory 502 is changed based on the bus usage status, the bus occupation is distributed to the internal bus 508 and the external bus 507, and the bus master does not have sufficient bus bandwidth. It is possible to improve the reduction in processing speed when performance cannot be achieved and to preferentially use the high-performance built-in memory 502.
  • bus measuring unit 506. there may be a plurality of bus master devices measured by the bus measuring unit 506. In this way, it is possible to improve the processing speed reduction when the buses used by a plurality of bus master devices such as DSP and DMA compete and performance cannot be achieved.
  • FIG. 14 is a schematic configuration diagram of the information processing apparatus according to Embodiment 6 of the present invention
  • FIG. 15 is a flowchart for explaining the operation of the information processing apparatus.
  • the components 601 to 605, 607, and 608 are equivalent to the components 101 to 105, 107, and 108 of the first embodiment.
  • a working set measuring unit 606 that measures the working set of the CPU 601 from the internal bus 608 is provided.
  • the working set measuring unit 606 is configured to count the address signals of the internal bus 608 every predetermined time and measure the working set during that time.
  • control unit 605 performs initial allocation of the cache memory and the local memory of the built-in memory 602 (S601), and then measures the working set at regular time intervals (S602). (S603).
  • the control unit 605 compares the working set of the CPU 601 with the size of the built-in memory 602 (S604). If the working set is equal to or smaller than the size of the built-in memory 602, the cache memory size is the same as the working set, and the rest is stored in the local memory. If the working set exceeds the size of the built-in memory 602, the size of the cache memory is determined to be 0 for all the built-in memories 602 and the local memory.
  • the subsequent control (S607 to S611) is equivalent to the control (S205 to S209) of the second embodiment.
  • the configuration of the built-in memory 602 can be changed from the working set, so that only the necessary cache memory can be allocated to the CPU 601 and the processing speed of the CPU 601 can be improved. . Further, by assigning an unnecessary cache to the local memory, it can be released to another bus master device 604.
  • FIG. 16 is a schematic configuration diagram of an information processing apparatus according to Embodiment 7 of the present invention
  • FIG. 17 is a flowchart for explaining the operation of the information processing apparatus
  • FIG. 18 is a table showing the configuration of state transition, cache memory, and local memory. is there.
  • the components 701 to 705, 707, and 708 are equivalent to the components 101 to 105, 107, and 108 of the first embodiment.
  • Various peripherals 710, an interrupt controller 709 that generates an interrupt from the signals of the various peripherals 710 to the CPU 701, and an interrupt measurement unit 706 that measures an interrupt generated by the interrupt controller 710 are provided.
  • control unit 705 performs initial allocation between the cache memory and the local memory in the built-in memory 702 (S701), and then the state of various peripherals 710 changes, and the interrupt controller 709 is changed.
  • the CPU 701 generates an interrupt (S702)
  • the interrupt type is measured (S703).
  • the control unit 705 performs state transition using a table from the current state and the interrupt type (S704), and determines the allocation size of the cache memory and the local memory (S705).
  • the table is configured to have an optimal memory configuration from the current state and the interrupt that has occurred. Examples are given below.
  • a key interrupt occurs when the information processing apparatus is in a power saving state, a large number of caches are allocated to the CPU 701 for the recovery process.
  • a key interrupt occurs while the information processing apparatus is in a moving image playback state, a certain size of the local memory used by the bus master device 704 such as a graphic controller or DSP is secured to ensure the memory access performance.
  • the subsequent control (S706 to S710) is equivalent to the control (S205 to S209) of the second embodiment.
  • the state of the information processing apparatus can be determined from the interrupt type, and the internal memory configuration suitable for the state can be maintained. Access performance can be secured.
  • the information processing apparatus includes a first storage unit that can be used by switching an arbitrary area as a local memory or a cache memory, a second storage unit that is different from the first storage unit, and the first storage unit. And a measuring unit for detecting a change in usage status of the second storage unit, a first changing unit for changing the configuration of the first storage unit based on the measurement result of the measuring unit, A moving means for moving data stored in the first storage means or the second storage means, and a second for changing the area of the first storage means or the second storage means used by the information processing means The changing means is provided.
  • control unit monitors the measurement result of the measurement unit and has the first changing unit, the moving unit, and the second changing unit, it can be changed from the state of the information processing apparatus to the optimum memory configuration.
  • processing performance can be ensured, such as information on mobile phones and PCs that perform real-time decoding of video and audio data and processing such as hibernation Useful for processing equipment.

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Abstract

　任意の領域をローカルメモリ又はキャッシュメモリとして切り替えて使用可能な内蔵メモリにおいて、従来の静的なメモリアクセスの解析でメモリ構成を決定する手法では、他のバスマスタデバイスの動作、省電力状態の変化、他のソフトの動作等によるメモリ利用効率の変化を検知し、最適なメモリ構成をとる事ができないという問題があった。本発明の情報処理装置は、内蔵メモリと外部メモリの利用状況の変化を検出するための計測部と、計測部の計測結果を監視し、内蔵メモリの構成を変更、内蔵メモリと外部メモリに格納されたデータを移動、ＣＰＵとその他のバスマスタデバイスの使用する内蔵メモリ又は外部メモリの領域を変更する制御部を備え、静的な解析では予測できない、メモリ利用効率の変化を検出し、最適なメモリ構成を維持することができる。

Description

情報処理装置
　本発明は、情報処理装置においてパフォーマンスを向上させるために用いるメモリ、バスの制御技術に関連する。
　従来、情報処理装置のキャッシュメモリには任意の領域をローカルメモリとして割り当てる手段を有し、処理内容に最適なメモリ構成をもつことが可能である内蔵メモリが知られている。（特許文献１)
　一般的に、内蔵メモリは外部接続のメモリと比較して高速、低消費電力であるため、内蔵メモリを有効に利用できるようにメモリ構成を変更することで情報処理装置のパフォーマンスは向上する。
　しかしながら、最適なメモリ構成は情報処理装置上で実行される処理の内容により異なるため、最適なメモリ構成を維持することは困難である。
　この最適なメモリ構成を維持するための手段としては、コンパイル時に処理内容を解析し、処理内容をいくつかのフェーズに分割し、各フェーズにおいて最適なメモリ構成を導き出し、メモリ構成を切り替えるコードを生成するという手法が知られている。（特許文献２）
日本国特開２００１－３３１３７０号公報 日本国特開２００８－１０２７３３号公報
　しかしながら、特許文献２に記載された手法は、コンパイル時の静的なメモリアクセスの解析であるため、生成されたプログラムが単独でＣＰＵを占有し動作するシステムでは対応可能であるが、他のバスマスタデバイスの動作、省電力状態の変化、他のソフトの動作等によるメモリ利用効率の変化を検知し、最適なメモリ構成をとることができないという問題があった。
　例えば、キャッシュヒットによる性能向上が期待できる処理をＣＰＵ単体で行う場合は、内蔵メモリの大部分をキャッシュメモリとして利用することで処理速度の向上が期待できるが、他のバスマスタデバイスが頻繁にメモリにアクセスする処理を行っており、その処理がＣＰＵの行っている処理よりも優先度の高い処理であるような場合。キャッシュメモリを開放してローカルメモリとして割り当て、そのバスマスタデバイスに使用させたほうが効率が良い。
　本発明は、このような従来の問題に鑑みてなされたものであり、予め、動作の予測できないメモリ利用効率の低下を動的に検知し、キャッシュメモリ、ローカルメモリの割り当てサイズを再構成することで、パフォーマンスを向上させることができる情報処理装置を提供するものである。
　本発明の情報処理装置は、システムオンチップの内蔵メモリ（第一の記憶手段）と、システムオンチップに接続された外部メモリ（第二の記憶手段）と、前記第一の記憶手段と前記第二の記憶手段の利用状況の変化を検出するための計測部と、前記計測部の計測結果を元に前記第一の記憶手段の構成を変更する第一の変更手段と、前記第一の記憶手段又は前記第二の記憶手段に格納されたデータを移動する移動手段と、ＣＰＵとその他のバスマスタデバイス（情報処理手段）が使用する前記第一の記憶手段又は前記第二の記憶手段の領域を変更する第二の変更手段を備える。
　この構成により、メモリの利用効率の変化を元に内蔵メモリの構成を動的に変更させ、ＣＰＵとその他のバスマスタデバイスに外部メモリよりも内蔵メモリを優先的に使用させることで処理速度、外部メモリのバスの逼迫、消費電力を改善することができる。
　この構成の計測部はキャッシュメモリのヒット率、アクセス数を計測する物であってもよい。この構成ではキャッシュメモリの不足から生じるＣＰＵ処理速度の低下を改善することができる。また、キャシュメモリが過剰な場合に、キャッシュメモリをローカルメモリとして他のバスマスタデバイスに開放することができる。
　この構成の計測部はＣＰＵの負荷率、動作周波数を計測する物であってもよい。この構成ではＣＰＵの稼動率が高くキャッシュメモリが不足している場合に、キャッシュメモリの不足から生じるＣＰＵ処理速度の低下を改善することができる。また、ＣＰＵの稼働率が低く、ＣＰＵに不要なキャッシュメモリが割り当てられている場合に、キャッシュメモリをローカルメモリとして他のバスマスタデバイスに開放することができる。
　この構成の計測部はＶＲＡＭサイズ、画面更新の頻度を計測する物であってもよい。この構成ではグラフィックコントローラのＶＲＡＭ使用状況を検知し、ＶＲＡＭのアクセス増加により表示性能が低下した場合に、ローカルメモリのサイズを増加し、ＶＲＡＭとして使用させることで、表示性能の低下を改善することができる。また、ローカルメモリをＶＲＡＭとして使用中にＶＲＡＭサイズが減った場合に、ローカルメモリを他のバスマスタデバイスに開放、或いはキャッシュとしてＣＰＵに開放することができる。
　この構成の計測部は実行しているプロセスの種別、プロセス内の状態変化を計測する物であってもよい。この構成ではＣＰＵの実行しているソフウェアの変化から、メモリ利用効率を予測し最適なメモリ構成を持つことでＣＰＵ処理速度を向上させることができる。また、ＣＰＵが内蔵メモリをあまり必要としない状態では、キャッシュメモリをローカルメモリとして他のバスマスタデバイスに開放することができる。
　この構成の計測部はバス帯域の占有率を計測する物であってもよい。この構成ではバスの帯域が足りずに処理速度が落ちているバスマスタデバイス(ＣＰＵ含む)へ内蔵メモリを使用させることで、これらの処理速度を向上させることができる。また、バス占有率が低いバスマスタデバイスが無駄に使用している内蔵メモリを他のバスマスタデバイスに開放することができる。
　この構成の計測部はＣＰＵのワーキングセットを計測する物であってもよい。この構成ではワーキングセットの増加に応じて、ＣＰＵに多くのキャッシュメモリを割り当てることでＣＰＵの処理速度を向上させることができる。また、ワーキングセットが減少した場合に、キャッシュメモリをローカルメモリとして他のバスマスタデバイスに開放することができる。
　この構成の計測部は割込みイベントを計測する物であってもよい。この構成ではイベントをトリガとしたメモリ使用状況の変化に対応し、最適なメモリ構成を維持することができる。
　本発明の情報処理装置に拠れば、静的な解析では予測できない、メモリ利用効率変化を検出し、動的に第一の記憶手段の構成を変更し、情報処理手段の使用するメモリ領域を移動、再配置し、最適なメモリ構成を維持することができる。このことにより、情報処理手段の処理速度の向上、バス帯域の負荷の軽減と消費電力の減少というパフォーマンスの向上を得ることができる。
本発明の実施の形態１における情報処理装置の概略構成図 本発明の実施の形態１における情報処理装置の動作を説明するフローチャート図 本発明の実施の形態２における情報処理装置の概略構成図 本発明の実施の形態２における情報処理装置の動作を説明するフローチャート図 本発明の実施の形態２における情報処理装置のメモリ構成テーブルを示す図 本発明の実施の形態３における情報処理装置の概略構成図 本発明の実施の形態３における情報処理装置の動作を説明するフローチャート図 本発明の実施の形態３における情報処理装置のメモリ構成テーブルを示す図 本発明の実施の形態４における情報処理装置の概略構成図 本発明の実施の形態４における情報処理装置の動作を説明するフローチャート図 本発明の実施の形態４における情報処理装置のメモリ構成テーブルを示す図 本発明の実施の形態５における情報処理装置の概略構成図 本発明の実施の形態５における情報処理装置の動作を説明するフローチャート図 本発明の実施の形態６における情報処理装置の概略構成図 本発明の実施の形態６における情報処理装置の動作を説明するフローチャート図 本発明の実施の形態７における情報処理装置の概略構成図 本発明の実施の形態７における情報処理装置の動作を説明するフローチャート図 本発明の実施の形態７における情報処理装置の状態遷移とメモリ構成のテーブルを示す図
　以下本発明の実施の形態について、図面を参照しながら説明する。
　（実施の形態１）
　図１は本発明の実施の形態１における情報処理装置の概略構成図、図２は同情報処理装置の動作を説明するフローチャートである。
　本発明の実施の形態１における情報処理装置は、図１に示すように、ＣＰＵ１０１（情報処理手段）と、内蔵メモリ１０２（第一の記憶手段）と、外部メモリ１０３（第二の記憶手段）と、ＣＰＵではない他のバスマスタデバイス１０４（情報処理手段）と、内蔵メモリ１０２の状態を計測するキャッシュ計測部１０６と、制御部１０５（第一の変更手段、移動手段、第二の変更手段）と、ＣＰＵ１０１と内蔵メモリ１０２を接続する内部バス１０８と、内蔵メモリ１０２とバスマスタデバイス１０４と外部メモリ１０３を接続する外部バス１０７とを備えている。
　そして、制御部１０５はキャッシュ計測部１０６の計測値を監視しメモリ利用効率の向上が期待できる場合に内蔵メモリ１０２のメモリ構成を変更する第一の変更手段と、メモリ構成を変更する際にＣＰＵ１０１とバスマスタデバイス１０４が使用している内蔵メモリ１０２と外部メモリ１０３のデータを移動する移動手段と、移動先の領域をＣＰＵ１０１とバスマスタデバイス１０４へ使用させる第二の変更手段を備えるように構成される。
　次に、本実施の形態について、その動作を、図２を用いて説明する。
　図２に示すように、情報処理装置の起動処理において、制御部１０５は内蔵メモリ１０２のキャシュメモリとローカルメモリの初期割り当てを行い（Ｓ１０１）、その後一定時間（Ｓ１０２）ごとにキャッシュヒット率を計測する（Ｓ１０３）。
　ここで、制御部１０５はキャッシュヒット率が一定以上の数値（例えば、９０％以上）である場合は、キャッシュメモリのサイズが過剰である可能性があると判断されるため（Ｓ１０４）、キャッシュメモリを減らす処理を行う。次に、現在のキャッシュメモリ割り当てサイズを判定し（Ｓ１０５）、キャッシュメモリのサイズを減少させることができる（例えば、内蔵メモリ１０２のキャッシュ割り当てサイズが５％以下）場合は内蔵メモリ１０２の構成を変更しキャッシュメモリを（例えば、５％）減少させローカルメモリを増加させる（Ｓ１０６）。次に、新たに割り当てたローカルメモリを他のバスマスタデバイスに使用させるため現在バスマスタデバイス１０４が使用している外部メモリ１０３の領域のデータをローカルメモリへ移動し、バスマスタデバイス１０４の設定を変更しローカルメモリのデータの移動先の領域を使用させる。
　一方、制御部１０５はキャッシュヒット率が一定未満の数値（例えば、９０％未満）である場合は、キャッシュメモリのサイズが不足している可能性があると判断されるため（Ｓ１０４）、キャッシュメモリを増加させる処理を行う。現在のキャッシュメモリ割り当てサイズを判定し（Ｓ１０８）、キャッシュメモリのサイズを増加させることができる（例えば、内蔵メモリ１０２のキャッシュ割り当てサイズが９５％以下）場合はローカルメモリをキャッシュメモリに割り当てるため、現在バスマスタデバイス１０４が使用しているローカルメモリの領域のデータを外部メモリ１０３へ移動し、バスマスタデバイス１０４の設定を変更し外部メモリ１０３のデータの移動先の領域を使用させる（Ｓ１０９）。内蔵メモリ１０２の構成を変更しキャッシュサイズを（例えば、５％）増加させローカルメモリを減少させる（Ｓ１１０）。
　このように、本実施の形態によればキャッシュの利用効率から、内蔵メモリ１０２の構成を変更することができるため、キャッシュメモリサイズが不足している場合にキャッシュメモリを増加、ローカルメモリを減少させ、ＣＰＵ１０１の処理速度を向上させることができる。また、過剰にキャッシュメモリが割り当てられている場合にキャッシュメモリサイズを減少、ローカルメモリを増加させ他のバスマスタデバイス１０４に開放することができる。
　（実施の形態２）
　図３は本発明の実施の形態２における情報処理装置の概略構成図、図４は同情報処理装置の動作を説明するフローチャート、図５はキャッシュメモリとローカルメモリの構成を示すテーブルである。
　本発明の実施の形態２における情報処理装置は、図３に示すように、構成要素２０１～２０５、２０７、２０８は実施の形態１の構成要素１０１～１０５、１０７、１０８と同等であるが、ＣＰＵ２０１の状態を計測するＣＰＵ計測部２０６を備えている。
　次に、本実施の形態について、その動作を、図４を用いて説明する。
　図４に示すように、情報処理装置の起動処理において、制御部２０５は内蔵メモリ２０２のキャッシュメモリとローカルメモリの初期割り当てを行い（Ｓ２０１）、その後一定時間（Ｓ２０２）ごとにＣＰＵ周波数と負荷率を計測する（Ｓ２０３）。
　制御部２０５はＣＰＵ２０１の周波数と負荷率を元に図５で示すテーブルを用いてキャシュメモリとローカルメモリの割り当てサイズを決定する（Ｓ２０４）。ここで、ＣＰＵ２０１の周波数と負荷率が低く、稼働率が低い状態であるほどＣＰＵ２０１のメモリアクセスの頻度は減少してキャッシュメモリは不要に、逆に周波数と負荷率が高く、稼働率が高い状態であるほどＣＰＵ２０１のメモリアクセスの頻度は増加しキャッシュメモリが必要になる。そのため、テーブルはＣＰＵ２０１の周波数と負荷率が高いとキャッシュメモリのサイズが大きく、ＣＰＵ２０１の周波数と負荷率が低いとキャッシュメモリのサイズが小さくなるように、構成されている。
　次に、制御部２０５はキャッシュメモリの現在の割り当てサイズと今回決定したサイズを比較し（Ｓ２０５）、キャッシュメモリのサイズが減少する場合は内蔵メモリ２０２の構成を変更しキャッシュメモリを減少させローカルメモリを増加させる（Ｓ２０６）。新たに割り当てたローカルメモリを他のバスマスタデバイスに使用させるため現在バスマスタデバイス２０４が使用している外部メモリ２０３の領域のデータをローカルメモリへ移動し、バスマスタデバイス２０４の設定を変更しローカルメモリのデータの移動先の領域を使用させる（Ｓ２０７）。キャッシュメモリのサイズが増加する場合はローカルメモリをキャッシュに割り当てるため、現在バスマスタデバイス２０４が使用しているローカルメモリの領域のデータを外部メモリ２０３へ移動し、バスマスタデバイス２０４の設定を変更し外部メモリ２０３のデータの移動先の領域を使用させる（Ｓ２０８）。内蔵メモリ２０２の構成を変更しキャッシュサイズを増加させローカルメモリを減少させる（Ｓ２０９）。
　このように、本実施の形態によればＣＰＵ２０１の動作状況から、内蔵メモリ２０２の構成を変更することができるため、低消費電力状態で休止状態であるようなＣＰＵ２０１の稼動率が低くキャッシュメモリが必要でない場合にキャッシュメモリを減少、ローカルメモリを増加させ、他のバスマスタデバイス２０４に開放することができる。また、ＣＰＵ２０１の稼働率が上がりＣＰＵ２０１がキャッシュメモリを必要とする場合に、ローカルメモリを減少、キャッシュメモリを増加させ、ＣＰＵ２０１の処理速度を向上させることができる。
　（実施の形態３）
　図６は本発明の実施の形態３における情報処理装置の概略構成図、図７は同情報処理装置の動作を説明するフローチャート、図８はキャッシュメモリとローカルメモリの構成を示すテーブルである。
　本実施の形態における情報処理装置は、図６に示すように、構成要素３０１～３０３、３０５、３０７、３０８は実施の形態１の構成要素１０１～１０３、１０５、１０７、１０８と同等であるが、グラフィックコントローラ３０４（情報処理手段）と、内蔵メモリ３０２と外部メモリ３０３のＶＲＡＭの状態を計測するＶＲＡＭ計測部３０６とを備えている。
　次に、本実施の形態について、その動作を、図７を用いて説明する。
　図７に示すように、情報処理装置の起動処理において、制御部３０５は内蔵メモリ３０２のキャッシュメモリとローカルメモリの初期割り当てを行い（Ｓ３０１）、その後一定時間（Ｓ３０２）ごとにＶＲＡＭのサイズと更新回数を計測する（Ｓ３０３）。
　制御部３０５はＶＲＡＭのサイズと更新回数を元に図５で示すテーブルを用いてキャシュメモリとローカルメモリの割り当てサイズを決定する（Ｓ３０４）。
　グラフィックコントローラ３０４のメモリアクセスの頻度はＶＲＡＭのサイズが小さく、更新回数が少ないほど減少し、逆にＶＲＡＭのサイズが大きく、更新回数が多いほど増加する。グラフィックコントローラ３０４のメモリアクセスが増加した場合にその描画性能の低下を防ぐには、ＶＲＡＭのローカルメモリ割り当てを増加させればよい。そのため、テーブルはＶＲＡＭのサイズが大きく、更新回数が多いとローカルメモリのサイズが大きく、ＶＲＡＭのサイズが大きく、更新回数が多いとローカルメモリのサイズが小さくなるように、構成されている。
　以降の制御（Ｓ３０５～Ｓ３０９）は実施の形態２のバスマスタデバイス２０４がグラフィックコントローラ３０４に置き換わっただけで、実施の形態２の制御（Ｓ２０５～Ｓ２０９）と同等である。
　このように、本実施の形態によればＶＲＡＭの状態から、内蔵メモリ３０２の構成を変更することができるため、画面サイズが大きく、描画更新回数が多い場合に、キャッシュメモリを減少、ローカルメモリを増加させてＶＲＡＭとして使用することで、ＶＲＡＭのアクセス性能を向上させ、グラフィックコントローラ３０４の描画性能を一定以上に保つことができる。また、画面サイズが小さく、描画更新回数が少なくグラフィックコントローラ３０４の描画性能が低くても良い場合に、ＶＲＡＭとして割り当てられているローカルメモリを減少、キャッシュメモリを増加させ、ＣＰＵ３０１の処理速度を向上させることができる。
　（実施の形態４）
　図９は本発明の実施の形態４における情報処理装置の概略構成図、図１０は同情報処理装置の動作を説明するフローチャート、図１１はキャッシュメモリとローカルメモリの構成を示すテーブルである。
　本発明の実施の形態４における情報処理装置は、図９に示すように、構成要素４０１～４０５、４０７、４０８は実施の形態１の構成要素１０１～１０５、１０７、１０８と同等であるが、ＣＰＵ４０１と内蔵メモリ４０２と外部メモリ４０３からプロセスの状態を計測するプロセス計測部４０６を備えている。
　プロセス計測部４０６はＣＰＵ４０１で実行されるＯＳにより、ＣＰＵ４０１と内蔵メモリ４０２と外部メモリ４０３を計測することで、プロセスの状態を計測することができるよう構成される。
　次に、本実施の形態について、その動作を、図１０を用いて説明する。
　図１０に示すように、情報処理装置の起動処理において、制御部４０５は内蔵メモリ４０２のキャシュメモリとローカルメモリの初期割り当てを行い（Ｓ４０１）、プロセスの状態の変化を監視する（Ｓ４０２）。プロセス状態の変化を検出すると、実行プロセスとそのプロセスの状態を計測する（Ｓ４０３）。
　制御部４０５は実行プロセスとそのプロセスの状態を元に図で示すテーブルを用いてキャシュメモリとローカルメモリの割り当てサイズを決定する（４０４）。
　ＣＰＵ４０１のメモリアクセスは実行しているプロセスにより異なり、また、同じプロセスでも、そのプロセスの状態によっても異なる。ポーリング処理を行っているプロセスはＣＰＵ４０１を長期に占有するにも関わらずメモリは使用しないため、キャッシュメモリは少なくてよい。そのため、テーブルはメモリアクセスが多いプロセスの実行、プロセスの状態では、キャッシュメモリのサイズが大きく、メモリアクセスが少ないプロセスの実行、プロセスの状態では、キャッシュメモリのサイズが小さくなるように、構成されている。
　以降の制御（Ｓ４０５～Ｓ４０９）は実施の形態２の制御（Ｓ２０５～Ｓ２０９）と同等である。
　このように、本実施の形態によればプロセスの状態から、内蔵メモリ４０２の構成を変更することができるため、メモリアクセスが多いプロセスの実行時にキャッシュメモリを増加、ローカルメモリを減少させ、そのプロセスのメモリアクセス性能を向上させることができる。また、メモリアクセスが少なくプロセスの実行時に、キャッシュメモリサイズを減少、ローカルメモリを増加させ他のバスマスタデバイス４０４に開放することができる。
　（実施の形態５）
　図１２は本発明の実施の形態５における情報処理装置の概略構成図、図１３は同情報処理装置の動作を説明するフローチャートである。
　本発明の実施の形態５における情報処理装置は、図１２に示すように、構成要素５０１～５０５、５０７、５０８は実施の形態１の構成要素１０１～１０５、１０７、１０８と同等であるが、外部バス５０７と内部バス５０８を計測するバス計測部５０６を備えている。
　バス計測部５０６は外部バス５０７と内部バス５０８の信号線を監視し、一定時間毎にバスを占有しているバスマスタ（ＣＰＵ５０１含む）を集計しバスの占有率を計測することができるように構成される。
　次に、本実施の形態について、その動作を、図１３を用いて説明する。
　図１３に示すように、情報処理装置の起動処理において、制御部５０５は内蔵メモリ５０２のキャシュメモリとローカルメモリの初期割り当てを行い（Ｓ５０１）、その後一定時間（Ｓ５０２）毎に各バスマスタのバス占有率を計測する（Ｓ５０３）。
　制御部５０５は各バスマスタのバス占有率から各バスマスタの使用するメモリ領域を内蔵メモリ５０２と外部メモリ５０３へ振り分ける。この際、内蔵メモリ５０２の方が高性能であることから、バス占有率が高くメモリに頻繁にアクセスするバスマスタに優先的に内蔵メモリ５０２に割り当てる。内蔵メモリ５０２を使用するバスマスタがＣＰＵ５０１である場合はその使用領域をキャッシュに、他のバスマスタデバイス５０４である場合は、ローカルメモリとして割り当てる。そして、内蔵メモリ５０２のサイズ又は帯域が足りない場合は、外部メモリ５０３の領域を割り当てる（Ｓ５０４）。
　以降の制御（Ｓ５０５～Ｓ５０９）は実施の形態２の制御（Ｓ２０５～Ｓ２０９）と同等である。
　このように、本実施の形態によればバスの利用状況から、内蔵メモリ５０２の構成を変更し、バスの占有を内部バス５０８と外部バス５０７へと分散させ、バス帯域が足りずにバスマスタの性能が出せない場合の処理速度低下を改善すること、高性能な内蔵メモリ５０２を優先的に使用することができる。
　なお、本実施の形態では、バス計測部５０６の計測するバスマスタデバイスは複数あっても良い。このようにすればDSPやDMA等複数のバスマスタデバイスの使用バスが競合し、性能が出せない場合の処理速度低下を改善することができる。
　（実施の形態６）
　図１４は本発明の実施の形態６における情報処理装置の概略構成図、図１５は同情報処理装置の動作を説明するフローチャートである。
　本発明の実施の形態６における情報処理装置は、図１４に示すように、構成要素６０１～６０５、６０７、６０８は実施の形態１の構成要素１０１～１０５、１０７、１０８と同等であるが、内部バス６０８からＣＰＵ６０１のワーキングセットを計測するワーキングセット計測部６０６を備えている。
　ワーキングセット計測部６０６は内部バス６０８のアドレス信号を一定時間毎に集計しその間のワーキングセットを計測することができるよう構成される。
　次に、本実施の形態について、その動作を、図１５を用いて説明する。
　図１５に示すように、情報処理装置の起動処理において、制御部６０５は内蔵メモリ６０２のキャシュメモリとローカルメモリの初期割り当てを行い（Ｓ６０１）、その後一定時間（Ｓ６０２）ごとにワーキングセットを計測する（Ｓ６０３）。
　ＣＰＵ６０１に割り当てるキャッシュメモリのサイズは、ワーキングセットのサイズ以上あっても無駄である。そのため、制御部６０５はＣＰＵ６０１のワーキングセットと内蔵メモリ６０２のサイズを比較し（Ｓ６０４）、ワーキングセットが内蔵メモリ６０２のサイズ以下である場合は、キャッシュメモリのサイズをワーキングセット同じ、残りをローカルメモリと決定し（Ｓ６０５）、ワーキングセットが内蔵メモリ６０２のサイズを超えている場合は、キャッシュメモリのサイズを内蔵メモリ６０２の全て、ローカルメモリは０と決定する。
　以降の制御（Ｓ６０７～Ｓ６１１）は実施の形態２の制御（Ｓ２０５～Ｓ２０９）と同等である。
　このように、本実施の形態によればワーキングセットから、内蔵メモリ６０２の構成を変更することができるため、必要な分だけのキャッシュメモリをＣＰＵ６０１へ割り当て、ＣＰＵ６０１の処理速度を向上させることができる。また、不要なキャッシュをローカルメモリに割り当てることで、他のバスマスタデバイス６０４に開放することができる。
　（実施の形態７）
　図１６は本発明の実施の形態７における情報処理装置の概略構成図、図１７は同情報処理装置の動作を説明するフローチャート、図１８は状態遷移とキャッシュメモリとローカルメモリの構成を示すテーブルである。
　本発明の実施の形態７における情報処理装置は、図１６に示すように、構成要素７０１～７０５、７０７、７０８は実施の形態１の構成要素１０１～１０５、１０７、１０８と同等であるが、各種ペリフェラル７１０と、各種ペリフェラル７１０の信号からＣＰＵ７０１へ割り込みを発生させる割り込みコントローラ７０９と、割り込みコントローラ７１０の発生させる割り込みを計測する割り込み計測部７０６と、を備えている。
　次に、本実施の形態について、その動作を、図１７を用いて説明する。
　図１７に示すように、情報処理装置の起動処理において、制御部７０５は内蔵メモリ７０２のキャシュメモリとローカルメモリの初期割り当てを行い（Ｓ７０１）、その後各種ペリフェラル７１０の状態が変化し、割り込みコントローラ７０９がＣＰＵ７０１へ割り込みを発生させると（Ｓ７０２）、その割り込み種別を計測する（Ｓ７０３）。
　制御部７０５は現在の状態と割り込み種別からテーブルを用いて状態遷移を行い（Ｓ７０４）、キャシュメモリとローカルメモリの割り当てサイズを決定する（Ｓ７０５）。テーブルは現在の状態と発生した割り込みから、最適なメモリ構成を持つように構成される。以下に例を挙げる。情報処理装置が省電力状態で、キー割り込みが発生した場合、その復帰処理のため、ＣＰＵ７０１に多くのキャッシュを割り当てる。一方、情報処理装置が動画再生状態で、キー割り込みが発生した場合は、グラフィックコントローラ、DSP等のバスマスタデバイス７０４のメモリアクセス性能を確保するためそれらの使用するローカルメモリのサイズを一定サイズ確保する。
　以降の制御（Ｓ７０６～Ｓ７１０）は実施の形態２の制御（Ｓ２０５～Ｓ２０９）と同等である。
　このように、本実施の形態によれば割り込み種別から、情報処理装置の状態を判定し、その状態に適した内蔵メモリの構成を維持することができるため、ＣＰＵとその他バスマスタの処理性能のメモリアクセス性能を確保することができる。
　本発明を詳細にまた特定の実施態様を参照して説明したが、本発明の精神と範囲を逸脱することなく様々な変更や修正を加えることができることは当業者にとって明らかである。
　本出願は、２００９年１０月１４日出願の日本特許出願（特願２００９－２３６９４１）、に基づくものであり、その内容はここに参照として取り込まれる。
　本発明の情報処理装置は、任意の領域をローカルメモリ又はキャッシュメモリとして切り替えて使用可能な第一の記憶手段と、前記第一の記憶手段と異なる第二の記憶手段と、前記第一の記憶手段と前記第二の記憶手段の利用状況の変化を検出するための計測部と、前記計測部の計測結果を元に前記第一の記憶手段の構成を変更する第一の変更手段と、前記第一の記憶手段又は前記第二の記憶手段に格納されたデータを移動する移動手段と、情報処理手段が使用する前記第一の記憶手段又は前記第二の記憶手段の領域を変更する第二の変更手段を備える。
　制御部は計測部の計測結果を監視し、第一の変更手段と、移動手段、第二の変更手段を有するため、情報処理装置の状態から、最適なメモリ構成に変更することができる。
　したがって、メモリ利用状況が処理内容により大きく異なる情報処理装置においても、処理性能を確保することができ、動画や音声データのリアルタイムデコードや、休止状態等の処理を行う携帯電話や、PC等の情報処理装置に有用である。
　１０１、２０１、３０１、４０１、５０１、６０１、７０１　　ＣＰＵ
　１０２、２０２、３０２、４０２、５０２、６０２、７０２　　内蔵メモリ
　１０３、２０３、３０３、４０３、５０３、６０３、７０３　　外部メモリ
　１０４、２０４、４０４、５０４、６０４、７０４　　バスマスタデバイス
　３０４　　グラフィックコントローラ
　１０５、２０５、３０５、４０５、５０５、６０５、７０５　　制御部
　１０６　　キャッシュ計測部
　１０７、２０７、３０７、４０７、５０７、６０７、７０７　　外部バス
　１０８、２０８、３０８、４０８、５０８、６０８，７０８　　内部バス
　２０６　　ＣＰＵ計測部
　３０６　　ＶＲＡＭ計測部
　４０６　　プロセス計測部
　５０６　　バス計測部
　６０６　　ワーキングセット計測部
　７０６　　割り込み計測部
　７０９　　割り込みコントローラ
　７１０　　各種ペリフェラル

Claims (16)

  1. 　任意の領域をローカルメモリ又はキャッシュメモリとして切り替えて使用可能な第一の記憶手段と、
    　前記第一の記憶手段と異なる第二の記憶手段と、
    　前記第一の記憶手段と前記第二の記憶手段の利用状況の変化を検出するための計測部と、
    　前記計測部の計測結果を元に前記第一の記憶手段の構成を変更する第一の変更手段と、
    　前記第一の記憶手段又は前記第二の記憶手段に格納されたデータを移動する移動手段と、
    　情報処理手段が使用する前記第一の記憶手段又は前記第二の記憶手段の領域を変更する第二の変更手段と、を有する情報処理装置。
  2. 　前記移動手段は、前記第一の変更手段により前記第一の記憶手段の構成を変更した場合に、前記情報処理手段が使用している領域のデータを移動させ、
    　前記第二の変更手段は、前記情報処理手段に移動先のデータ領域を使用させることを特徴とする請求項１記載の情報処理装置。
  3. 　前記計測部が、ＣＰＵのメモリ利用効率を計測する手段を有する請求項１記載の情報処理装置。
  4. 　前記ＣＰＵのメモリ利用効率を計測する手段が、キャッシュの利用効率を計測する手段であることを特徴とする請求項３記載の情報処理装置。
  5. 　前記キャッシュの利用効率を計測する手段は、キャッシュヒット率、またはキャッシュアクセス数を計測することを特徴とする請求項４記載の情報処理装置。
  6. 　前記ＣＰＵのメモリ利用効率を計測する手段が、ＣＰＵの状態を計測する手段であることを特徴とする請求項３記載の情報処理装置。
  7. 　前記ＣＰＵの状態を計測する手段は、ＣＰＵの負荷率、または周波数を計測することを特徴とする請求項６記載の情報処理装置。
  8. 　前記ＣＰＵのメモリ利用効率を計測する手段が、ソフトウェアの状態を計測する手段であることを特徴とする請求項３記載の情報処理装置。
  9. 　前記ソフトウェアの状態を計測する手段は、実行されているプロセス、または実行されているプロセス内部の状態を計測することを特徴とする請求項８記載の情報処理装置。
  10. 　前記ＣＰＵのメモリ利用効率を計測する手段が、ワーキングセットサイズを計測する手段であることを特徴とする請求項３記載の情報処理装置。
  11. 　前記計測部が、バスの利用効率を計測する手段を有する請求項１記載の情報処理装置。
  12. 　前記バスの利用効率を計測する手段が、表示状態を計測する手段であることを特徴とする請求項１１記載の情報処理装置。
  13. 　前記表示状態を計測する手段は、ＶＲＡＭサイズ、または表示更新頻度を計測することを特徴とする請求項１２記載の情報処理装置。
  14. 　前記バスの利用効率を計測する手段が、バス占有率を計測する手段であることを特徴とする請求項１１記載の情報処理装置。
  15. 　前記計測部が、各種イベントを計測する手段を有する請求項１記載の情報処理装置。
  16. 　前記各種イベントを計測する手段が、割込みを計測する手段であることを特徴とする請求項１５記載の情報処理装置。
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