JP3516326B2 - 共有キャッシュメモリを有するメモリコントローラ及びこれを備えたコンピュータシステム - Google Patents
共有キャッシュメモリを有するメモリコントローラ及びこれを備えたコンピュータシステムInfo
- Publication number
- JP3516326B2 JP3516326B2 JP05904397A JP5904397A JP3516326B2 JP 3516326 B2 JP3516326 B2 JP 3516326B2 JP 05904397 A JP05904397 A JP 05904397A JP 5904397 A JP5904397 A JP 5904397A JP 3516326 B2 JP3516326 B2 JP 3516326B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- shared cache
- processor
- data
- access frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、計算やデータ処理
に利用するコンピュータシステムに対して、特にデータ
アクセスの処理速度向上に好適な、共有キャッシュを有
するメモリコントローラに関するものである。
に利用するコンピュータシステムに対して、特にデータ
アクセスの処理速度向上に好適な、共有キャッシュを有
するメモリコントローラに関するものである。
【０００２】
【従来の技術】一般的なコンピュータシステムでは、高
速メモリを持ったプロセッサ内部の専用キャッシュメモ
リ(上位レベルメモリ)から安価なＤＲＡＭ等を実装した
大容量・低速の主記憶(下位レベルメモリ)により記憶階
層が作られている。この中で、主記憶へのアクセスは、
コンピュータシステムの処理性能を劣化させる主要因に
なっている。
速メモリを持ったプロセッサ内部の専用キャッシュメモ
リ(上位レベルメモリ)から安価なＤＲＡＭ等を実装した
大容量・低速の主記憶(下位レベルメモリ)により記憶階
層が作られている。この中で、主記憶へのアクセスは、
コンピュータシステムの処理性能を劣化させる主要因に
なっている。
【０００３】特にメモリバスは、比較的配線長が長くな
り、回路実装上動作周波数を上げることが困難であり、
プロセッサ動作周波数とメモリバス動作周波数の格差が
広がっている。そのため、プロセッサ動作周波数が向上
してもバス速度ネックで全体性能が伸びなくなってきて
いる。そこで、キャッシュ容量を増加させ、主記憶への
アクセス頻度を削減することによって処理性能の向上を
図っている。
り、回路実装上動作周波数を上げることが困難であり、
プロセッサ動作周波数とメモリバス動作周波数の格差が
広がっている。そのため、プロセッサ動作周波数が向上
してもバス速度ネックで全体性能が伸びなくなってきて
いる。そこで、キャッシュ容量を増加させ、主記憶への
アクセス頻度を削減することによって処理性能の向上を
図っている。
【０００４】プロセッサ内のキャッシュ容量もＬＳＩ製
造技術の進歩により増加しているが、要求されるキャッ
シュ容量を満たしていない。そのため、プロセッサ外に
階層化したキャッシュを設けて容量を確保している。マ
ルチプロセッサシステムの場合は、全プロセッサ共有で
使用するキャッシュを設けることがある。この共有キャ
ッシュは、全プロセッサが平等に使用することが前提
で、主記憶へのアクセス頻度を削減するためだけの目的
である。
造技術の進歩により増加しているが、要求されるキャッ
シュ容量を満たしていない。そのため、プロセッサ外に
階層化したキャッシュを設けて容量を確保している。マ
ルチプロセッサシステムの場合は、全プロセッサ共有で
使用するキャッシュを設けることがある。この共有キャ
ッシュは、全プロセッサが平等に使用することが前提
で、主記憶へのアクセス頻度を削減するためだけの目的
である。
【０００５】この共有キャッシュメモリを利用して、処
理性能を向上する方式については、特開平０１−２５１
２５０号公報に記載のように、マルチプロセッサシステ
ムを前提に各プロセッサのキャッシュメモリを共有使用
することで、容量性ミスの削減とともにバス転送時間を
削減することを目的としたシステムがある。
理性能を向上する方式については、特開平０１−２５１
２５０号公報に記載のように、マルチプロセッサシステ
ムを前提に各プロセッサのキャッシュメモリを共有使用
することで、容量性ミスの削減とともにバス転送時間を
削減することを目的としたシステムがある。
【０００６】
【発明が解決しようとする課題】上述した従来技術は、
複数プロセッサでの協調動作によるアクセス記憶領域の
局所性を前提にしており、様々なアプリケーションが、
複数のプロセッサで単独動作し、特定プロセッサの主記
憶へのアクセスが極端に増加した時の共有キャッシュの
利用について配慮されていない。また、実際のキャッシ
ュ容量は増加していないため、記憶領域の局所性が失わ
れると主記憶へのアクセスが増え、処理性能が劣化す
る。
複数プロセッサでの協調動作によるアクセス記憶領域の
局所性を前提にしており、様々なアプリケーションが、
複数のプロセッサで単独動作し、特定プロセッサの主記
憶へのアクセスが極端に増加した時の共有キャッシュの
利用について配慮されていない。また、実際のキャッシ
ュ容量は増加していないため、記憶領域の局所性が失わ
れると主記憶へのアクセスが増え、処理性能が劣化す
る。
【０００７】本発明の目的は、プロセッサ専用キャッシ
ュと共有キャッシュを明確に分離し、協調動作時のキャ
ッシュ領域の拡大とともに、単独動作時も共有キャッシ
ュを効率良く利用して、主記憶へのアクセスを削減する
ことで総合的な処理能力の向上を目的としている。
ュと共有キャッシュを明確に分離し、協調動作時のキャ
ッシュ領域の拡大とともに、単独動作時も共有キャッシ
ュを効率良く利用して、主記憶へのアクセスを削減する
ことで総合的な処理能力の向上を目的としている。
【０００８】
【課題を解決しようとする手段】前記課題を解決するた
めに、本発明は次のような構成を採用する。
めに、本発明は次のような構成を採用する。
【０００９】複数のプロセッサ又は周辺機器と主記憶と
の間のアドレスとデータの入出力を制御するメモリコン
トローラであって、前記プロセッサ又は周辺機器からの
データ格納を共有する共有キャッシュメモリと、要求ア
ドレスと主記憶のアドレスの対応付けを行うアドレス制
御手段と、転送されたデータを制御するデータ制御手段
と、前記プロセッサ又は周辺機器の主記憶へのアクセス
頻度を監視し、記憶する手段と、前記記憶されたアクセ
ス頻度と前記共有キャッシュメモリを優先使用する基準
となるアクセス頻度との比較により、前記共有キャッシ
ュメモリを優先的に使用するプロセッサ又は周辺機器を
特定する手段と、前記特定されたプロセッサ又は周辺機
器に共有キャッシュメモリを優先的に使用させる手段
と、を備えた構成とする。
の間のアドレスとデータの入出力を制御するメモリコン
トローラであって、前記プロセッサ又は周辺機器からの
データ格納を共有する共有キャッシュメモリと、要求ア
ドレスと主記憶のアドレスの対応付けを行うアドレス制
御手段と、転送されたデータを制御するデータ制御手段
と、前記プロセッサ又は周辺機器の主記憶へのアクセス
頻度を監視し、記憶する手段と、前記記憶されたアクセ
ス頻度と前記共有キャッシュメモリを優先使用する基準
となるアクセス頻度との比較により、前記共有キャッシ
ュメモリを優先的に使用するプロセッサ又は周辺機器を
特定する手段と、前記特定されたプロセッサ又は周辺機
器に共有キャッシュメモリを優先的に使用させる手段
と、を備えた構成とする。
【００１０】複数のプロセッサ又は周辺機器と主記憶と
の間のアドレスとデータの入出力を制御するメモリコン
トローラであって、前記プロセッサ又は周辺機器からの
データ格納を共有する共有キャッシュメモリと、要求ア
ドレスと主記憶のアドレスの対応付けを行うアドレス制
御手段と、転送されたデータを制御するデータ制御手段
と、前記プロセッサ又は周辺機器の主記憶へのアクセス
頻度の増分を監視し、前記アクセス頻度の増分の大きさ
に対応して特定のプロセッサ又は周辺機器に共有キャッ
シュメモリを優先的に使用させる手段と、を備えた構成
とする。
の間のアドレスとデータの入出力を制御するメモリコン
トローラであって、前記プロセッサ又は周辺機器からの
データ格納を共有する共有キャッシュメモリと、要求ア
ドレスと主記憶のアドレスの対応付けを行うアドレス制
御手段と、転送されたデータを制御するデータ制御手段
と、前記プロセッサ又は周辺機器の主記憶へのアクセス
頻度の増分を監視し、前記アクセス頻度の増分の大きさ
に対応して特定のプロセッサ又は周辺機器に共有キャッ
シュメモリを優先的に使用させる手段と、を備えた構成
とする。
【００１１】複数のプロセッサ又は周辺機器と主記憶と
の間のアドレスとデータの入出力を制御するメモリコン
トローラであって、前記プロセッサ又は周辺機器からの
データ格納を共有する共有キャッシュメモリと、要求ア
ドレスと主記憶のアドレスの対応付けを行うアドレス制
御手段と、転送されたデータを制御するデータ制御手段
と、前記プロセッサ又は周辺機器の主記憶へのアクセス
頻度の増分を監視し、記憶する手段と、前記記憶された
アクセス頻度の増分と前記共有キャッシュメモリを優先
使用する基準となるアクセス頻度の増分とを比較し、前
記共有キャッシュメモリを優先的に使用するプロセッサ
又は周辺機器を特定する手段と、前記特定されたプロセ
ッサ又は周辺機器に共有キャッシュメモリを優先的に使
用させる手段と、を備えた構成とする。
の間のアドレスとデータの入出力を制御するメモリコン
トローラであって、前記プロセッサ又は周辺機器からの
データ格納を共有する共有キャッシュメモリと、要求ア
ドレスと主記憶のアドレスの対応付けを行うアドレス制
御手段と、転送されたデータを制御するデータ制御手段
と、前記プロセッサ又は周辺機器の主記憶へのアクセス
頻度の増分を監視し、記憶する手段と、前記記憶された
アクセス頻度の増分と前記共有キャッシュメモリを優先
使用する基準となるアクセス頻度の増分とを比較し、前
記共有キャッシュメモリを優先的に使用するプロセッサ
又は周辺機器を特定する手段と、前記特定されたプロセ
ッサ又は周辺機器に共有キャッシュメモリを優先的に使
用させる手段と、を備えた構成とする。
【００１２】
【発明の実施の形態】以下、本発明の一実施形態を図１
から図１５により具体的に説明する。先ず、本発明によ
るメモリコントローラの一構成例をプロセッサと主記憶
を含め図１を用いて説明する。ここにおいて、１はメモ
リコントローラ、２はアドレス制御部、３はデータ制御
部、４は共有キャッシュメモリ、５はプライオリティレ
ジスタ、６はプライオリティ制御部、７はアクセス頻度
監視部、８はプライオリティデータメモリ、９はプロセ
ッサ、１０は周辺機器、１１は主記憶、１２はＲＡＭコ
ントローラ、をそれぞれ表わす。
から図１５により具体的に説明する。先ず、本発明によ
るメモリコントローラの一構成例をプロセッサと主記憶
を含め図１を用いて説明する。ここにおいて、１はメモ
リコントローラ、２はアドレス制御部、３はデータ制御
部、４は共有キャッシュメモリ、５はプライオリティレ
ジスタ、６はプライオリティ制御部、７はアクセス頻度
監視部、８はプライオリティデータメモリ、９はプロセ
ッサ、１０は周辺機器、１１は主記憶、１２はＲＡＭコ
ントローラ、をそれぞれ表わす。
【００１３】図１に示すように、本発明を実現するため
のメモリコントローラ１は、プロセッサ９やハードディ
スク装置やネットワーク等の周辺機器１０等からのメモ
リアクセス時のアドレスと主記憶とのアドレスの対応を
とるためのアドレス制御部２とデータ転送を制御するデ
ータ制御部３を備え、更に、メモリコントローラ１は、
プロセッサに近いキャッシュの下位に属す共有キャッシ
ュ４と共有キャッシュ４を優先的に使用するプロセッサ
や周辺機器の名称またはラベルの記憶用としてプライオ
リティレジスタ５を、共有キャッシュ利用を制御するプ
ライオリティ制御部６を、プロセッサや周辺機器が主記
憶１１へアクセスする頻度を監視するアクセス頻度監視
部７を、上記監視結果をアクセス機器毎のアクセス頻度
記憶用としてプライオリティデータメモリ８を、備えた
ものとして構成される。
のメモリコントローラ１は、プロセッサ９やハードディ
スク装置やネットワーク等の周辺機器１０等からのメモ
リアクセス時のアドレスと主記憶とのアドレスの対応を
とるためのアドレス制御部２とデータ転送を制御するデ
ータ制御部３を備え、更に、メモリコントローラ１は、
プロセッサに近いキャッシュの下位に属す共有キャッシ
ュ４と共有キャッシュ４を優先的に使用するプロセッサ
や周辺機器の名称またはラベルの記憶用としてプライオ
リティレジスタ５を、共有キャッシュ利用を制御するプ
ライオリティ制御部６を、プロセッサや周辺機器が主記
憶１１へアクセスする頻度を監視するアクセス頻度監視
部７を、上記監視結果をアクセス機器毎のアクセス頻度
記憶用としてプライオリティデータメモリ８を、備えた
ものとして構成される。
【００１４】また、各構成要素間の信号については、共
有キャッシュへ送るアドレス信号１３とアドレスの一部
を共有キャッシュへ送る信号１４とプライオリティデー
タメモリ８の読み出し信号１５とプライオリティデータ
メモリ８へアクセス頻度を送る信号１６とアクセス頻度
監視対象機器の名称を送る信号１７と主記憶へのアドレ
ス、データを送る信号１８，１９を備える。上記制御部
および監視部の動作内容と詳細な構成については後述す
る。
有キャッシュへ送るアドレス信号１３とアドレスの一部
を共有キャッシュへ送る信号１４とプライオリティデー
タメモリ８の読み出し信号１５とプライオリティデータ
メモリ８へアクセス頻度を送る信号１６とアクセス頻度
監視対象機器の名称を送る信号１７と主記憶へのアドレ
ス、データを送る信号１８，１９を備える。上記制御部
および監視部の動作内容と詳細な構成については後述す
る。
【００１５】次に、本発明が対象とするシステムの概略
構成例を図２により説明する。現状の一般的なコンピュ
ータシステムは、複数のプロセッサや入出力ユニットを
経由したディスプレイ２６、ネットワーク２７、ハード
ディスク２８、ＣＤ−ＲＯＭ２９等の周辺機器がバスや
スイッチマトリクス等の伝送系によりメモリコントロー
ルユニット２３を経て主記憶２４に相互接続されてい
る。
構成例を図２により説明する。現状の一般的なコンピュ
ータシステムは、複数のプロセッサや入出力ユニットを
経由したディスプレイ２６、ネットワーク２７、ハード
ディスク２８、ＣＤ−ＲＯＭ２９等の周辺機器がバスや
スイッチマトリクス等の伝送系によりメモリコントロー
ルユニット２３を経て主記憶２４に相互接続されてい
る。
【００１６】プロセッサ２１や周辺機器と主記憶２４と
の間は特定のサイズ毎に記憶領域の位置を示すアドレス
やデータを転送する。その転送単位と処理性能やコスト
等からそれぞれの伝送系は、複数の信号線により接続さ
れる。説明の都合上、伝送系をバスのような図で表現し
たが、本発明において伝送系の実現方法は、スイッチマ
トリクス等その実現方法は問わない。また、プロセッサ
とメモリコントローラの伝送系と入出力ユニットの伝送
系が共通で図示されているが、入出力ユニット２６をメ
モリコントローラと直接接続する等、その接続形態も問
わない。
の間は特定のサイズ毎に記憶領域の位置を示すアドレス
やデータを転送する。その転送単位と処理性能やコスト
等からそれぞれの伝送系は、複数の信号線により接続さ
れる。説明の都合上、伝送系をバスのような図で表現し
たが、本発明において伝送系の実現方法は、スイッチマ
トリクス等その実現方法は問わない。また、プロセッサ
とメモリコントローラの伝送系と入出力ユニットの伝送
系が共通で図示されているが、入出力ユニット２６をメ
モリコントローラと直接接続する等、その接続形態も問
わない。
【００１７】次に、一般的な記憶階層の考え方について
図３により説明する。一般的なコンピュータシステムの
記憶階層は複数レベルで構成する。階層間の一回のデー
タ転送は隣接する2階層間でのみ行うことになる。通
常、プロセッサに近い階層を上位レベルといい、遠い階
層を下位レベルという。そして、上位レベルのメモリは
下位レベルのメモリよりも記憶容量が小さくて高速であ
る。両レベル間のデータ転送の最小単位を通常ブロック
と呼び、特定のサイズで転送を行う。
図３により説明する。一般的なコンピュータシステムの
記憶階層は複数レベルで構成する。階層間の一回のデー
タ転送は隣接する2階層間でのみ行うことになる。通
常、プロセッサに近い階層を上位レベルといい、遠い階
層を下位レベルという。そして、上位レベルのメモリは
下位レベルのメモリよりも記憶容量が小さくて高速であ
る。両レベル間のデータ転送の最小単位を通常ブロック
と呼び、特定のサイズで転送を行う。
【００１８】プロセッサ等からメモリへ要求されたデー
タが、上位レベルのどこかのブロックに存在することを
ヒットと呼び、ない場合はミスと呼ぶ。ミスの場合、一
段下の記憶階層を検索して、要求データを求めることに
なり、アクセス速度の低下とデータ転送時間により処理
速度が低下する。
タが、上位レベルのどこかのブロックに存在することを
ヒットと呼び、ない場合はミスと呼ぶ。ミスの場合、一
段下の記憶階層を検索して、要求データを求めることに
なり、アクセス速度の低下とデータ転送時間により処理
速度が低下する。
【００１９】次に、本発明の動作を詳細に説明する。先
ず、プロセッサからのデータロード要求動作に着目した
ブロック図を図４に示す。データロード要求動作と共有
キャッシュメモリの優先利用制御は、アドレス制御部２
とデータ制御部３と共有キャッシュ４とを備えるととも
に、オペレーティングシステム等の外部要求により、共
有キャッシュの利用優先度を制御するプライオリティ制
御部６とプライオリティレジスタ５により実現する。
ず、プロセッサからのデータロード要求動作に着目した
ブロック図を図４に示す。データロード要求動作と共有
キャッシュメモリの優先利用制御は、アドレス制御部２
とデータ制御部３と共有キャッシュ４とを備えるととも
に、オペレーティングシステム等の外部要求により、共
有キャッシュの利用優先度を制御するプライオリティ制
御部６とプライオリティレジスタ５により実現する。
【００２０】その動作内容を図５により説明する。主記
憶１１へのデータロード要求は、まずプロセッサが要求
するデータのアドレスをアドレス制御部２で受ける。こ
のアドレスと共有キャッシュのアドレスインデックスで
あるタグと比較して、一致（ヒット）／不一致（ミス）
を検出する（５１）。一致していれば、共有キャッシュ
からデータをプロセッサへ返す（５２）。
憶１１へのデータロード要求は、まずプロセッサが要求
するデータのアドレスをアドレス制御部２で受ける。こ
のアドレスと共有キャッシュのアドレスインデックスで
あるタグと比較して、一致（ヒット）／不一致（ミス）
を検出する（５１）。一致していれば、共有キャッシュ
からデータをプロセッサへ返す（５２）。
【００２１】不一致であれば、主記憶１１からデータを
返す（５３）。その際、データロードを要求しているプ
ロセッサまたは周辺機器のラベルとプライオリティレジ
スタ５の内容と比較する（５４）。比較した結果、一致
している場合、共有キャッシュを優先的に使用する機器
からの要求であることになり、共有キャッシュ４へデー
タを書き込む（５５）。不一致の場合、共有キャッシュ
４への書き込みは行わない。これにより、データロード
要求時の共有キャッシュの更新は、プライオリティレジ
スタ５で指定されたプロセッサに限定され、共有キャッ
シュの優先的な使用を実現する。
返す（５３）。その際、データロードを要求しているプ
ロセッサまたは周辺機器のラベルとプライオリティレジ
スタ５の内容と比較する（５４）。比較した結果、一致
している場合、共有キャッシュを優先的に使用する機器
からの要求であることになり、共有キャッシュ４へデー
タを書き込む（５５）。不一致の場合、共有キャッシュ
４への書き込みは行わない。これにより、データロード
要求時の共有キャッシュの更新は、プライオリティレジ
スタ５で指定されたプロセッサに限定され、共有キャッ
シュの優先的な使用を実現する。
【００２２】図６にデータロード要求元を、専用キャッ
シュを持つプロセッサに限定した時の共有キャッシュ内
のデータの動きを説明する。プロセッサ６１内の一次キ
ャッシュでミスしたデータロード要求のみが主記憶への
アクセスを行うことになり、メモリコントローラ内の共
有キャッシュは、二次キャッシュとして、プロセッサ内
部キャッシュの下位レベルキャッシュとなる。この図で
は、プライオリティレジスタ５への指定がなく、特定プ
ロセッサの優先使用は行わない。従って、図のように共
有キャッシュ内は、過去に各プロセッサが要求したデー
タがアクセスの回数に対応して記憶されることになる。
シュを持つプロセッサに限定した時の共有キャッシュ内
のデータの動きを説明する。プロセッサ６１内の一次キ
ャッシュでミスしたデータロード要求のみが主記憶への
アクセスを行うことになり、メモリコントローラ内の共
有キャッシュは、二次キャッシュとして、プロセッサ内
部キャッシュの下位レベルキャッシュとなる。この図で
は、プライオリティレジスタ５への指定がなく、特定プ
ロセッサの優先使用は行わない。従って、図のように共
有キャッシュ内は、過去に各プロセッサが要求したデー
タがアクセスの回数に対応して記憶されることになる。
【００２３】図７に特定プロセッサの共有キャッシュ優
先使用の例を示す。実行するアプリケーションのデータ
ロード要求が頻繁に発生することが既知である場合な
ど、特定プロセッサの主記憶へのアクセスを高速化する
ため、オペレーティングシステムなど外部システムがメ
モリコントローラ内のプライオリティレジスタ５に優先
するプロセッサ名を指定する。その結果、共有キャッシ
ュは、指定されたプロセッサのデータロード要求の度に
順次更新していき、主記憶へのアクセスを削減する。
先使用の例を示す。実行するアプリケーションのデータ
ロード要求が頻繁に発生することが既知である場合な
ど、特定プロセッサの主記憶へのアクセスを高速化する
ため、オペレーティングシステムなど外部システムがメ
モリコントローラ内のプライオリティレジスタ５に優先
するプロセッサ名を指定する。その結果、共有キャッシ
ュは、指定されたプロセッサのデータロード要求の度に
順次更新していき、主記憶へのアクセスを削減する。
【００２４】図７の例では、プロセッサが４台であり、
この場合、共有キャッシュの利用可能領域は約４倍にな
り、ミス率の主要な原因である容量性ミスを削減するこ
とができる。図７に示すプライオリティレジスタ５が２
となっているのは優先するプロセッサとしてプロセッサ
２を指定していることを表わしている。また、プライオ
リティレジスタ５を複数用意し、共有キャッシュの優先
使用を複数のプロセッサに許すことも可能であり、この
場合の共有キャッシュの領域の使用形態は、領域を分割
することでも良いし、経時的なデータ更新でも良い。
この場合、共有キャッシュの利用可能領域は約４倍にな
り、ミス率の主要な原因である容量性ミスを削減するこ
とができる。図７に示すプライオリティレジスタ５が２
となっているのは優先するプロセッサとしてプロセッサ
２を指定していることを表わしている。また、プライオ
リティレジスタ５を複数用意し、共有キャッシュの優先
使用を複数のプロセッサに許すことも可能であり、この
場合の共有キャッシュの領域の使用形態は、領域を分割
することでも良いし、経時的なデータ更新でも良い。
【００２５】次に、データストア要求の動作に着目した
ブロック図を図８に示す。データストア要求動作と共有
キャッシュメモリの優先利用制御は、データロード要求
と同様に、アドレス制御部２とデータ制御部３と共有キ
ャッシュ４を備えるとともに、オペレーティングシステ
ム等の外部要求により共有キャッシュの利用優先度を制
御するためのプライオリティ制御部６とプライオリティ
レジスタ５により実現する。
ブロック図を図８に示す。データストア要求動作と共有
キャッシュメモリの優先利用制御は、データロード要求
と同様に、アドレス制御部２とデータ制御部３と共有キ
ャッシュ４を備えるとともに、オペレーティングシステ
ム等の外部要求により共有キャッシュの利用優先度を制
御するためのプライオリティ制御部６とプライオリティ
レジスタ５により実現する。
【００２６】その動作内容を図９により説明する。主記
憶１１へのデータストア要求は、まずプロセッサからス
トアするデータのアドレスをアドレス制御部２で受け、
同時にデータ制御部へストアするデータを受ける。この
アドレスと共有キャッシュのアドレスインデックスであ
るタグと比較して、一致（ヒット）／不一致（ミス）を
検出する（９２）。
憶１１へのデータストア要求は、まずプロセッサからス
トアするデータのアドレスをアドレス制御部２で受け、
同時にデータ制御部へストアするデータを受ける。この
アドレスと共有キャッシュのアドレスインデックスであ
るタグと比較して、一致（ヒット）／不一致（ミス）を
検出する（９２）。
【００２７】不一致であれば、主記憶１１へデータを転
送する（９６）。一致していれば、データロードを要求
しているプロセッサのラベルとプライオリティレジスタ
５の内容と比較する（９４）。比較した結果、一致して
いる場合、共有キャッシュ４へデータを書き込み（９
５）、同時に主記憶へも転送する（９６）。不一致の場
合、共有キャッシュ４への書き込みは行わなず、主記憶
への転送のみを行う。
送する（９６）。一致していれば、データロードを要求
しているプロセッサのラベルとプライオリティレジスタ
５の内容と比較する（９４）。比較した結果、一致して
いる場合、共有キャッシュ４へデータを書き込み（９
５）、同時に主記憶へも転送する（９６）。不一致の場
合、共有キャッシュ４への書き込みは行わなず、主記憶
への転送のみを行う。
【００２８】これにより、データストア要求時の共有キ
ャッシュの更新は、プライオリティレジスタ５で指定さ
れたプロセッサに限定され、共有キャッシュの優先的な
使用を実現する。この例では、共有キャッシュのコヒー
レンシ制御が、ライトスルー方式になっているが、ライ
トバック等他の手法でも構成は変わらない。
ャッシュの更新は、プライオリティレジスタ５で指定さ
れたプロセッサに限定され、共有キャッシュの優先的な
使用を実現する。この例では、共有キャッシュのコヒー
レンシ制御が、ライトスルー方式になっているが、ライ
トバック等他の手法でも構成は変わらない。
【００２９】本実施形態によれば、オペレーティングシ
ステム等のアプリケーション実行管理機構が、共有キャ
ッシュの利用を制御することができ、メモリアクセスが
頻発したり、記憶領域の局所性がないアプリケーション
を実行する場合、あらかじめ共有キャッシュをそのアプ
リケーション用に優先使用することができ、主記憶への
アクセスが減り、処理速度が向上する効果がある。
ステム等のアプリケーション実行管理機構が、共有キャ
ッシュの利用を制御することができ、メモリアクセスが
頻発したり、記憶領域の局所性がないアプリケーション
を実行する場合、あらかじめ共有キャッシュをそのアプ
リケーション用に優先使用することができ、主記憶への
アクセスが減り、処理速度が向上する効果がある。
【００３０】続いて、プロセッサ毎の主記憶アクセス頻
度を元に共有キャッシュの優先使用機器を選択するメモ
リコントローラの一例について説明する。まず、図１０
を用いて主記憶へのアクセス頻度を監視・記録する動作
について説明する。メモリコントローラへのデータロー
ド要求（アクセス頻度を決定する要素である）と共有キ
ャッシュのヒット・ミス結果をアクセス頻度監視部７で
受ける。そして、カウンタまたはタイマを元に単位時間
当たりのアクセス頻度を演算部により求め、その結果を
プライオリティデータメモリ８に格納する。
度を元に共有キャッシュの優先使用機器を選択するメモ
リコントローラの一例について説明する。まず、図１０
を用いて主記憶へのアクセス頻度を監視・記録する動作
について説明する。メモリコントローラへのデータロー
ド要求（アクセス頻度を決定する要素である）と共有キ
ャッシュのヒット・ミス結果をアクセス頻度監視部７で
受ける。そして、カウンタまたはタイマを元に単位時間
当たりのアクセス頻度を演算部により求め、その結果を
プライオリティデータメモリ８に格納する。
【００３１】このプライオリティデータメモリ８のデー
タをもとに共有キャッシュの優先利用を実現するメモリ
コントローラの一構成例を図１１に示す。まず、アクセ
ス頻度監視部７内に、選択器１１１と、優先利用を許可
するアクセス頻度の基準値を記憶するための基準値レジ
スタ１１２と、基準値とプライオリティレジスタ８の内
容を比較する比較器１１３と、プライオリティレジスタ
設定部１１４と、を備えている。
タをもとに共有キャッシュの優先利用を実現するメモリ
コントローラの一構成例を図１１に示す。まず、アクセ
ス頻度監視部７内に、選択器１１１と、優先利用を許可
するアクセス頻度の基準値を記憶するための基準値レジ
スタ１１２と、基準値とプライオリティレジスタ８の内
容を比較する比較器１１３と、プライオリティレジスタ
設定部１１４と、を備えている。
【００３２】この動作の流れを図１２を用いて説明す
る。まず、共有キャッシュを優先的に使用するプロセッ
サを特定するために、プライオリティデータメモリ８の
内容（アクセス頻度）を検索する（１２１）。プロセッ
サ等の主記憶アクセス機器毎にアクセス頻度を検索し
て、その最大値を選択する（１２２）。その結果を基準
値レジスタの内容と比較して（１２３）、基準値以上で
あれば、プライオリティレジスタへ設定する（１２
４）。データロード要求の動作は、要求するデータのア
ドレスをアドレス制御部２で受け、このアドレスと共有
キャッシュのアドレスインデックスであるタグと比較し
て、一致（ヒット）／不一致（ミス）を検出する（１２
５）。
る。まず、共有キャッシュを優先的に使用するプロセッ
サを特定するために、プライオリティデータメモリ８の
内容（アクセス頻度）を検索する（１２１）。プロセッ
サ等の主記憶アクセス機器毎にアクセス頻度を検索し
て、その最大値を選択する（１２２）。その結果を基準
値レジスタの内容と比較して（１２３）、基準値以上で
あれば、プライオリティレジスタへ設定する（１２
４）。データロード要求の動作は、要求するデータのア
ドレスをアドレス制御部２で受け、このアドレスと共有
キャッシュのアドレスインデックスであるタグと比較し
て、一致（ヒット）／不一致（ミス）を検出する（１２
５）。
【００３３】一致していれば、共有キャッシュからデー
タをプロセッサへ返す（１２６）。不一致であれば、主
記憶１１からデータを返す（１２７）。その際、データ
ロードを要求しているプロセッサのラベルとプライオリ
ティレジスタ５の内容と比較する（１２８）。比較した
結果、一致している場合、共有キャッシュを優先的に使
用するプロセッサからの要求であることから、共有キャ
ッシュ４へデータを書き込む（１２９）。不一致の場
合、共有キャッシュ４への書き込みは行わない。これに
より、データロード要求時の共有キャッシュの更新は、
プライオリティレジスタ５で指定されたプロセッサに限
定され、共有キャッシュの優先的な使用を実現する。
タをプロセッサへ返す（１２６）。不一致であれば、主
記憶１１からデータを返す（１２７）。その際、データ
ロードを要求しているプロセッサのラベルとプライオリ
ティレジスタ５の内容と比較する（１２８）。比較した
結果、一致している場合、共有キャッシュを優先的に使
用するプロセッサからの要求であることから、共有キャ
ッシュ４へデータを書き込む（１２９）。不一致の場
合、共有キャッシュ４への書き込みは行わない。これに
より、データロード要求時の共有キャッシュの更新は、
プライオリティレジスタ５で指定されたプロセッサに限
定され、共有キャッシュの優先的な使用を実現する。
【００３４】本実施形態によれば、メモリアクセスが頻
発したり、記憶領域の局所性がないアプリケーションの
実行を検出し、共有キャッシュをそのアプリケーション
を実行している機器に優先使用することで、主記憶への
アクセスが減り、処理速度が向上する効果がある。
発したり、記憶領域の局所性がないアプリケーションの
実行を検出し、共有キャッシュをそのアプリケーション
を実行している機器に優先使用することで、主記憶への
アクセスが減り、処理速度が向上する効果がある。
【００３５】次に、アクセス頻度の増分を検出して、そ
の結果をもとに共有キャッシュの優先利用を許可するメ
モリコントローラの実施形態について説明する。
の結果をもとに共有キャッシュの優先利用を許可するメ
モリコントローラの実施形態について説明する。
【００３６】図１３にアクセス頻度の増分を監視するア
クセス頻度監視部１３０の一構成例を示す。まず、メモ
リコントローラへのデータロード要求と共有キャッシュ
のヒット・ミス結果をアクセス頻度監視部７で受ける。
そして、単位時間当たりのアクセス頻度を演算部により
求め、その結果をプライオリティデータメモリ８に格納
する。格納する記憶領域は複数に分け、アクセス頻度を
監視するタイミング毎にプライオリティデータメモリ８
内の記憶領域を切り替え、各記憶領域の差を求めること
で増分を検出する。即ち、アクセス頻度を監視するため
の所要の時間間隔を複数設けてそれぞれの時間間隔に時
間差を持たせることによって、アクセス頻度の増加傾向
を検出することができるのである。
クセス頻度監視部１３０の一構成例を示す。まず、メモ
リコントローラへのデータロード要求と共有キャッシュ
のヒット・ミス結果をアクセス頻度監視部７で受ける。
そして、単位時間当たりのアクセス頻度を演算部により
求め、その結果をプライオリティデータメモリ８に格納
する。格納する記憶領域は複数に分け、アクセス頻度を
監視するタイミング毎にプライオリティデータメモリ８
内の記憶領域を切り替え、各記憶領域の差を求めること
で増分を検出する。即ち、アクセス頻度を監視するため
の所要の時間間隔を複数設けてそれぞれの時間間隔に時
間差を持たせることによって、アクセス頻度の増加傾向
を検出することができるのである。
【００３７】このプライオリティデータメモリ８をもと
に共有キャッシュの優先利用を実現するメモリコントロ
ーラの一構成例を図１４に示す。まず、アクセス頻度監
視部１３０内に、アクセス頻度の増分を演算・検出する
増分検出部１４１と、優先利用を許可する基準となるア
クセス頻度の増分を記憶するための基準値レジスタ１４
２と、基準値とプライオリティレジスタ８の内容を比較
する比較器１４３と、プライオリティレジスタ設定部１
４４と、を備えている。
に共有キャッシュの優先利用を実現するメモリコントロ
ーラの一構成例を図１４に示す。まず、アクセス頻度監
視部１３０内に、アクセス頻度の増分を演算・検出する
増分検出部１４１と、優先利用を許可する基準となるア
クセス頻度の増分を記憶するための基準値レジスタ１４
２と、基準値とプライオリティレジスタ８の内容を比較
する比較器１４３と、プライオリティレジスタ設定部１
４４と、を備えている。
【００３８】本実施形態の動作フローを図１５を用いて
説明する。まず、共有キャッシュを優先的に使用するプ
ロセッサを特定するために、プライオリティデータメモ
リ８の内容を検索する（１５１）。プロセッサ等の主記
憶アクセス機器毎に単位時間当たりのアクセス頻度の増
分を演算し、その後最大値を選択する（１５２）。その
結果を基準値レジスタの内容と比較して（１５３）、基
準値以上であれば、プライオリティレジスタへ設定する
（１５４）。データロード要求の動作は、要求するデー
タのアドレスをアドレス制御部２で受け、このアドレス
と共有キャッシュのアドレスインデックスであるタグと
比較して、一致／不一致を検出する（１５５）。
説明する。まず、共有キャッシュを優先的に使用するプ
ロセッサを特定するために、プライオリティデータメモ
リ８の内容を検索する（１５１）。プロセッサ等の主記
憶アクセス機器毎に単位時間当たりのアクセス頻度の増
分を演算し、その後最大値を選択する（１５２）。その
結果を基準値レジスタの内容と比較して（１５３）、基
準値以上であれば、プライオリティレジスタへ設定する
（１５４）。データロード要求の動作は、要求するデー
タのアドレスをアドレス制御部２で受け、このアドレス
と共有キャッシュのアドレスインデックスであるタグと
比較して、一致／不一致を検出する（１５５）。
【００３９】一致していれば、共有キャッシュからデー
タをプロセッサへ返す（１５６）。不一致であれば、主
記憶１１からデータを返す（１５７）。その際、データ
ロードを要求しているプロセッサのラベルとプライオリ
ティレジスタ５の内容と比較する（１５８）。比較した
結果、一致している場合、共有キャッシュを優先的に使
用するプロセッサからの要求であることから、共有キャ
ッシュ４へデータを書き込む（１５９）。不一致の場
合、共有キャッシュ４への書き込みは行わない。
タをプロセッサへ返す（１５６）。不一致であれば、主
記憶１１からデータを返す（１５７）。その際、データ
ロードを要求しているプロセッサのラベルとプライオリ
ティレジスタ５の内容と比較する（１５８）。比較した
結果、一致している場合、共有キャッシュを優先的に使
用するプロセッサからの要求であることから、共有キャ
ッシュ４へデータを書き込む（１５９）。不一致の場
合、共有キャッシュ４への書き込みは行わない。
【００４０】これにより、データロード要求時の共有キ
ャッシュの更新は、プライオリティレジスタ５で指定さ
れたプロセッサに限定され、共有キャッシュの優先的な
使用を実現する。本実施形態によれば、メモリアクセス
が頻発したり、記憶領域の局所性がないアプリケーショ
ンの実行を検出することができ、共有キャッシュをその
アプリケーションを実行している機器に優先使用するこ
とで、主記憶へのアクセスが減り、処理速度が向上する
効果がある。
ャッシュの更新は、プライオリティレジスタ５で指定さ
れたプロセッサに限定され、共有キャッシュの優先的な
使用を実現する。本実施形態によれば、メモリアクセス
が頻発したり、記憶領域の局所性がないアプリケーショ
ンの実行を検出することができ、共有キャッシュをその
アプリケーションを実行している機器に優先使用するこ
とで、主記憶へのアクセスが減り、処理速度が向上する
効果がある。
【００４１】以上説明したように、本発明は次に示すよ
うな構成例と機能を奏するものを含む。
うな構成例と機能を奏するものを含む。
【００４２】プロセッサの専用キャッシュメモリとは別
にプロセッサと主記憶のデータ転送を制御するメモリコ
ントローラに共有キャッシュメモリを設け、さらに共有
キャッシュメモリの制御手段と、この共有キャッシュメ
モリを優先して使用できるプロセッサを指定する手段
と、指定された特定のプロセッサに共有キャッシュメモ
リを優先的に使用させる手段と、を設けることで、主記
憶へのアクセスが多いアプリケーションの実行を開始し
たプロセッサおよび周辺機器に対し、オペレーティング
システム等が共有キャッシュメモリの優先使用を許可す
ることができる。その結果、許可されたプロセッサのキ
ャッシュ領域が増加することから、主記憶へのアクセス
が減り、総合的に処理能力を向上する効果がある。
にプロセッサと主記憶のデータ転送を制御するメモリコ
ントローラに共有キャッシュメモリを設け、さらに共有
キャッシュメモリの制御手段と、この共有キャッシュメ
モリを優先して使用できるプロセッサを指定する手段
と、指定された特定のプロセッサに共有キャッシュメモ
リを優先的に使用させる手段と、を設けることで、主記
憶へのアクセスが多いアプリケーションの実行を開始し
たプロセッサおよび周辺機器に対し、オペレーティング
システム等が共有キャッシュメモリの優先使用を許可す
ることができる。その結果、許可されたプロセッサのキ
ャッシュ領域が増加することから、主記憶へのアクセス
が減り、総合的に処理能力を向上する効果がある。
【００４３】また、上記共有キャッシュメモリと、共有
キャッシュメモリの制御手段と、上記プロセッサおよび
周辺機器のアクセス頻度を監視する手段と、この監視結
果であるアクセス頻度を記憶する手段と、特定のプロセ
ッサに共有キャッシュメモリを優先的に使用させる手段
と、共有キャッシュメモリを優先使用する基準となるア
クセス頻度を格納する手段と、を設け、さらに各プロセ
ッサのアクセス頻度と上記基準値を比較する手段を設け
ることで、主記憶へのアクセス頻度を監視でき、アクセ
ス頻度が増加傾向にあるプロセッサに共有キャッシュメ
モリの優先使用を許可することができる。その結果、許
可されたプロセッサのキャッシュ領域が増加することか
ら、主記憶へのアクセスが減り、総合的に処理能力を向
上する効果がある。
キャッシュメモリの制御手段と、上記プロセッサおよび
周辺機器のアクセス頻度を監視する手段と、この監視結
果であるアクセス頻度を記憶する手段と、特定のプロセ
ッサに共有キャッシュメモリを優先的に使用させる手段
と、共有キャッシュメモリを優先使用する基準となるア
クセス頻度を格納する手段と、を設け、さらに各プロセ
ッサのアクセス頻度と上記基準値を比較する手段を設け
ることで、主記憶へのアクセス頻度を監視でき、アクセ
ス頻度が増加傾向にあるプロセッサに共有キャッシュメ
モリの優先使用を許可することができる。その結果、許
可されたプロセッサのキャッシュ領域が増加することか
ら、主記憶へのアクセスが減り、総合的に処理能力を向
上する効果がある。
【００４４】また、上記共有キャッシュメモリと、共有
キャッシュメモリの制御手段と、上記プロセッサおよび
周辺機器のアクセス頻度を監視する手段と、この監視結
果であるアクセス頻度を記憶する手段と、アクセス頻度
監視タイミング間の増分を検出する手段と、特定のプロ
セッサに共有キャッシュメモリを優先的に使用させる手
段と、共有キャッシュメモリを優先使用する基準となる
アクセス頻度の増分を格納する手段と、上記各プロセッ
サのアクセス頻度の増分と上記基準値を比較する手段
と、を設けることで、主記憶へのアクセス頻度を監視で
き、このアクセス頻度の増えつつあるプロセッサに共有
キャッシュメモリの優先使用を許可することができる。
その結果、許可されたプロセッサのキャッシュ領域が増
加することから、主記憶へのアクセスが減り、総合的に
処理能力を向上する効果がある。
キャッシュメモリの制御手段と、上記プロセッサおよび
周辺機器のアクセス頻度を監視する手段と、この監視結
果であるアクセス頻度を記憶する手段と、アクセス頻度
監視タイミング間の増分を検出する手段と、特定のプロ
セッサに共有キャッシュメモリを優先的に使用させる手
段と、共有キャッシュメモリを優先使用する基準となる
アクセス頻度の増分を格納する手段と、上記各プロセッ
サのアクセス頻度の増分と上記基準値を比較する手段
と、を設けることで、主記憶へのアクセス頻度を監視で
き、このアクセス頻度の増えつつあるプロセッサに共有
キャッシュメモリの優先使用を許可することができる。
その結果、許可されたプロセッサのキャッシュ領域が増
加することから、主記憶へのアクセスが減り、総合的に
処理能力を向上する効果がある。
【００４５】また、共有キャッシュメモリをメモリコン
トローラ内に設けるだけでなく、独立したキャッシュシ
ステムにおいて、上記手段を設けることで、特定のプロ
セッサおよびキャッシュアクセス機器に対し共有キャッ
シュメモリを優先的に使用させ、優先使用を許可された
機器のキャッシュ領域が増加することから、主記憶への
アクセスが減り、総合的に処理能力を向上する効果があ
る。
トローラ内に設けるだけでなく、独立したキャッシュシ
ステムにおいて、上記手段を設けることで、特定のプロ
セッサおよびキャッシュアクセス機器に対し共有キャッ
シュメモリを優先的に使用させ、優先使用を許可された
機器のキャッシュ領域が増加することから、主記憶への
アクセスが減り、総合的に処理能力を向上する効果があ
る。
【００４６】また、共有キャッシュメモリの優先使用を
システムのハードウエアで固定的に決めるのではなく
て、前記優先使用をアプリケーションが決めたり、アク
セスの頻度並びにアクセス頻度の増分で決めたりして、
メモリコントローラを含むシステムの稼働状況に応じ
て、即ち動的に優先使用を決めるものである。
システムのハードウエアで固定的に決めるのではなく
て、前記優先使用をアプリケーションが決めたり、アク
セスの頻度並びにアクセス頻度の増分で決めたりして、
メモリコントローラを含むシステムの稼働状況に応じ
て、即ち動的に優先使用を決めるものである。
【００４７】
【発明の効果】本発明によれば、キャッシュミスの代表
的要因である容量性ミスを削減し、マルチプロセッサシ
ステムにおける協調動作時の性能向上に加え、単独動作
時の性能も向上する。
的要因である容量性ミスを削減し、マルチプロセッサシ
ステムにおける協調動作時の性能向上に加え、単独動作
時の性能も向上する。
【図１】本発明の一構成例を示すブロック図である。
【図２】一般的なマルチプロセッサ・コンピュータシス
テムの構成図である。
テムの構成図である。
【図３】一般的なコンピュータシステムの記憶階層を示
す図である。
す図である。
【図４】本発明の一構成例で、データロード要求時の動
作に着目した図である。
作に着目した図である。
【図５】本発明のデータロード動作時の処理フローを示
す図である。
す図である。
【図６】協調動作時の共有キャッシュの使用状態を示し
た図である。
た図である。
【図７】共有キャッシュを特定プロセッサに優先的に使
用させたときの使用状態を示した図である。
用させたときの使用状態を示した図である。
【図８】本発明の一構成例で、データストア要求時の動
作に着目した図である。
作に着目した図である。
【図９】本発明のデータストア動作時の処理フローを示
す図である。
す図である。
【図１０】本発明の一構成例で、アクセス頻度監視動作
に着目した図である。
に着目した図である。
【図１１】本発明の一構成例で、データロード要求時の
動作に着目した図である。
動作に着目した図である。
【図１２】本発明のデータロード動作時の処理フローを
示す図である。
示す図である。
【図１３】本発明の一構成例で、アクセス頻度監視動作
に着目した図である。
に着目した図である。
【図１４】本発明の一構成例で、データストア要求時の
動作に着目した図である。
動作に着目した図である。
【図１５】本発明のデータロード動作時の処理フローを
示す図である。
示す図である。
１ メモリコントローラ
２ アドレス制御部
３ データ制御部
４ 共有キャッシュメモリ
５ プライオリティレジスタ
６ プライオリティ制御部
７ アクセス頻度監視部
８ プライオリティデータメモリ
９ プロセッサ
１０ 周辺機器
１１ 主記憶
１２ ＲＡＭコントローラ
フロントページの続き
(56)参考文献 特開 平７−248967（ＪＰ，Ａ)
特開 平２−181844（ＪＰ，Ａ)
特開 平８−137749（ＪＰ，Ａ)
特開 昭52−141141（ＪＰ，Ａ)
特開 昭52−42032（ＪＰ，Ａ)
特開 平７−262090（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 12/08
G06F 15/16 - 15/177
Claims (7)
- 【請求項１】 複数のプロセッサ又は周辺機器と主記憶
との間のアドレスとデータの入出力を制御するメモリコ
ントローラであって、 前記プロセッサ又は周辺機器からのデータ格納を共有す
る共有キャッシュメモリと、 要求アドレスと主記憶のアドレスの対応付けを行うアド
レス制御手段と、 転送されたデータを制御するデータ制御手段と、前記プロセッサ又は周辺機器の主記憶へのアクセス頻度
を監視し、記憶する手段と、 前記記憶されたアクセス頻度と前記共有キャッシュメモ
リを優先使用する基準となるアクセス頻度との比較によ
り、前記共有キャッシュメモリを優先的に使用するプロ
セッサ又は周辺機器を特定する手段と、 前記特定された プロセッサ又は周辺機器に共有キャッシ
ュメモリを優先的に使用させる手段と、 を備えたことを特徴とするメモリコントローラ。 - 【請求項２】 複数のプロセッサ又は周辺機器と主記憶
との間のアドレスとデータの入出力を制御するメモリコ
ントローラであって、 前記プロセッサ又は周辺機器からのデータ格納を共有す
る共有キャッシュメモリと、 要求アドレスと主記憶のアドレスの対応付けを行うアド
レス制御手段と、 転送されたデータを制御するデータ制御手段と、前記プロセッサ又は周辺機器の主記憶へのアクセス頻度
の増分を監視し、前記アクセス頻度の増分の大きさに対
応して特定のプロセッサ又は周辺機器に共有キャッシュ
メモリを優先的に使用させる手段と、 を備えたことを特徴とするメモリコントローラ。 - 【請求項３】 複数のプロセッサ又は周辺機器と主記憶
との間のアドレスとデータの入出力を制御するメモリコ
ントローラであって、 前記プロセッサ又は周辺機器からのデータ格納を共有す
る共有キャッシュメモリと、 要求アドレスと主記憶のアドレスの対応付けを行うアド
レス制御手段と、 転送されたデータを制御するデータ制御手段と、前記プロセッサ又は周辺機器の主記憶へのアクセス頻度
の増分を監視し、記憶する手段と、 前記記憶されたアクセス頻度の増分と前記共有キャッシ
ュメモリを優先使用する基準となるアクセス頻度の増分
とを比較し、前記共有キャッシュメモリを優先的に使用
するプロセッサ又は周辺機器を特定する手段と、 前記特定されたプロセッサ又は周辺機器に共有キャッシ
ュメモリを優先的に使用させる手段と、 を備えたことを特徴とするメモリコントローラ。 - 【請求項４】 請求項２又は３に記載のメモリコントロ
ーラにおいて、 前記アクセス頻度の増分は、前記アクセス頻度を監視す
るタイミング毎に記憶領域を切り替え、各記憶領域の差
を求めることにより検出されたものであることを特徴と
するメモリコントローラ。 - 【請求項５】 複数のプロセッサ又は周辺機器と、 前記プロセッサ又は周辺機器からのデータ格納を共有す
る共有キャッシュメモリと、要求アドレスと主記憶のア
ドレスの対応付けを行うアドレス制御手段と、転送され
たデータを制御するデータ制御手段と、前記プロセッサ
又は周辺機器の主記憶へのアクセス頻度を監視し、記憶
する手段と、前記記憶されたアクセス頻度と前記共有キ
ャッシュメモリを優先使用する基準となるアクセス頻度
との比較により、前記共有キャッシュメモリを優先的に
使用するプロセッサ又は周辺機器を特定する手段と、前
記特定されたプロセッサ又は周辺機器に共有キャッシュ
メモリを優先的に使用させる手段と、を有するメモリコ
ントローラと、 前記メモリコントローラを介して前記プロセッサ又は周
辺機器との間でアドレスとデータを入出力する主記憶
と、 を備えたコンピュータシステム。 - 【請求項６】 複数のプロセッサ又は周辺機器と、 前記プロセッサ又は周辺機器からのデータ格納を共有す
る共有キャッシュメモリと、要求アドレスと主記憶のア
ドレスの対応付けを行うアドレス制御手段と、転送され
たデータを制御するデータ制御手段と、前記プロセッサ
又は周辺機器の主記憶へのアクセス頻度の増分を監視
し、前記アクセス頻度の増分の大きさに対応して特定の
プロセッサ又は周辺機器に共有キャッシュメモリを優先
的に使用させる手段と、を有するメモリコントローラ
と、 前記メモリコントローラを介して前記プロセッサ又は周
辺機器との間でアドレスとデータを入出力する主記憶
と、 を備えたコンピュータシステム。 - 【請求項７】 複数のプロセッサ又は周辺機器と、 前記プロセッサ又は周辺機器からのデータ格納を共有す
る共有キャッシュメモリと、要求アドレスと主記憶のア
ドレスの対応付けを行うアドレス制御手段と、転送され
たデータを制御するデータ制御手段と、前記プロセッサ
又は周辺機器の主記憶へのアクセス頻度の増分を監視
し、記憶する手段と、前記記憶されたアクセス頻度の増
分と前記共有キャッシュメモリを優先使用する基準とな
るアクセス頻度の増分とを比較し、前記共有キャッシュ
メモリを優先的に使用するプロセッサ又は周辺機器を特
定する手段と、前記特定されたプロセッサ又は周辺機器
に共有キャッシュメモリを優先的に使用させる手段と、
を有するメモリコントローラと、 前記メモリコントローラを介して前記プロセッサ又は周
辺機器との間でアドレスとデータを入出力する主記憶
と、 を備えたコンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05904397A JP3516326B2 (ja) | 1997-03-13 | 1997-03-13 | 共有キャッシュメモリを有するメモリコントローラ及びこれを備えたコンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05904397A JP3516326B2 (ja) | 1997-03-13 | 1997-03-13 | 共有キャッシュメモリを有するメモリコントローラ及びこれを備えたコンピュータシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10254775A JPH10254775A (ja) | 1998-09-25 |
| JP3516326B2 true JP3516326B2 (ja) | 2004-04-05 |
Family
ID=13101896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05904397A Expired - Fee Related JP3516326B2 (ja) | 1997-03-13 | 1997-03-13 | 共有キャッシュメモリを有するメモリコントローラ及びこれを備えたコンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3516326B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011045931A1 (ja) * | 2009-10-14 | 2011-04-21 | パナソニック株式会社 | 情報処理装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2385174B (en) | 1999-01-19 | 2003-11-26 | Advanced Risc Mach Ltd | Memory control within data processing systems |
| JP4508608B2 (ja) * | 2003-11-13 | 2010-07-21 | 株式会社日立製作所 | 統合キャッシュを備えた記憶装置アダプタ |
| JP4820466B2 (ja) | 2010-01-25 | 2011-11-24 | パナソニック株式会社 | 半導体システム、中継器およびチップ回路 |
| JP6260303B2 (ja) | 2014-01-29 | 2018-01-17 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
-
1997
- 1997-03-13 JP JP05904397A patent/JP3516326B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011045931A1 (ja) * | 2009-10-14 | 2011-04-21 | パナソニック株式会社 | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10254775A (ja) | 1998-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6766419B1 (en) | Optimization of cache evictions through software hints | |
| US5664148A (en) | Cache arrangement including coalescing buffer queue for non-cacheable data | |
| US5802569A (en) | Computer system having cache prefetching amount based on CPU request types | |
| EP0077452B1 (en) | Data promotion in storage subsystems | |
| US7865669B2 (en) | System and method for dynamically selecting the fetch path of data for improving processor performance | |
| US8230179B2 (en) | Administering non-cacheable memory load instructions | |
| US6484220B1 (en) | Transfer of data between processors in a multi-processor system | |
| US8255591B2 (en) | Method and system for managing cache injection in a multiprocessor system | |
| US5960455A (en) | Scalable cross bar type storage controller | |
| JPH0458051B2 (ja) | ||
| US5214766A (en) | Data prefetching based on store information in multi-processor caches | |
| US6745292B1 (en) | Apparatus and method for selectively allocating cache lines in a partitioned cache shared by multiprocessors | |
| US6449698B1 (en) | Method and system for bypass prefetch data path | |
| US7058767B2 (en) | Adaptive memory access speculation | |
| US5987544A (en) | System interface protocol with optional module cache | |
| JP4452644B2 (ja) | 記憶性能の改善 | |
| JP3516326B2 (ja) | 共有キャッシュメモリを有するメモリコントローラ及びこれを備えたコンピュータシステム | |
| JP3626609B2 (ja) | マルチプロセッサシステム | |
| JPH1185681A (ja) | データ処理システム | |
| JP2552704B2 (ja) | データ処理装置 | |
| JP2000047942A (ja) | キャッシュメモリ制御装置及びその制御方法 | |
| JPH07282023A (ja) | データ転送量可変プロセッサ及びそれを用いたシステム | |
| JPH10320278A (ja) | メモリコントローラ及びコンピュータシステム | |
| JP2976980B2 (ja) | キャッシュ制御方式 | |
| JPH0799510B2 (ja) | 二次記憶制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040106 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080130 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090130 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090130 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100130 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110130 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110130 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120130 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130130 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |