JPH1185681A - データ処理システム - Google Patents

Abstract

(57)【要約】 【課題】 システム・バスに接続され且つシステム・バ
スへのアクセスを求めて競合する複数の機能ユニットを
含むデータ処理システムにおいて、システムへのアクセ
スを決定する仲裁手段を提供する。 【解決手段】 複数の仲裁ラインと、各機能ユニットに
おいて、仲裁ラインから接続された入力を有するマスク
・ラッチ手段と、仲裁ラインから接続されたシフトされ
ていない入力を有しており且つ機能ユニットによってア
サートされた仲裁信号を受信して記憶する仲裁ラッチ手
段と、交互する仲裁信号ラッチ・サイクルと仲裁解消信
号とを実行する制御手段であって、仲裁ラッチ手段にお
けるラッチされた仲裁信号とマスク・ラッチ手段におけ
るマスクとに応答して、機能ユニットが仲裁信号をアサ
ートする場合に、前記機能ユニットのプライオリティを
判定して仲裁を行う制御手段とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、改善されたデータ
処理システムに関し、更に詳しくは、統一環境と分散シ
ステム機能とを有する対称型（対称的、ｓｙｍｍｅｔｒ
ｉｃ）データ処理システムに関する。

【０００２】

【従来の技術】複数のマルチスレッド型（ｍｕｌｔｉ−
ｔｈｒｅａｄ）プロセスの中の任意のものが同時に又は
複数のプロセッサの中の任意のものの上の任意のシーケ
ンスで実行され得る複数のプロセスを有するシステムが
ある。

【０００３】

【発明が解決しようとする課題】従来技術の対称型マル
チプロセシング・システム、すなわち、複数のマルチス
レッド型（ｍｕｌｔｉ−ｔｈｒｅａｄ）プロセスの中の
任意のものが同時に又は複数のプロセッサの中の任意の
ものの上の任意のシーケンスで実行され得る複数のプロ
セスを有するシステムにおいて繰り返し生じる問題の１
つは、その中で実行されるプロセスの観点から統一され
ているが、メモリ空間管理やバット・アクセス（ｂｕｔ
ａｃｃｅｓｓ）やデータ管理などのシステムの機能が
１つのプロセッサに集中しないような環境を提供するこ
とにある。通常は統一型の処理環境を与えようとする試
みから生じるシステム機能のそのような集中によって、
集中された設備の能力は基本的に制限される。これは、
そのような機能の実行には上限が存するからである。集
中されたシステム機能を使用することによって、結果的
に、集中システムがシステム内の各機能ユニットの要求
を扱えない又はそれに気が付かないことさえあるという
点で統一されていない環境が生じることがしばしばあ
る。

【０００４】

【課題を解決するための手段】本発明のシステムは、シ
ステム内のすべての機能ユニットに対して統一されたア
ドレス空間を有するシステムを提供し、他方で、アドレ
ス空間の管理やデータ及びキャッシュされた（ｅｎｃａ
ｃｈｅｄ）データの管理やシステムの機能ユニットへの
システム・バス・アクセスの仲裁（ａｒｂｉｔｒａｔｉ
ｏｎ）などのシステムの機能の実行を分散させて各機能
ユニットがこれらの動作のそのユニット自体の側面に対
する責任をとるようにすることによって、上記の及びそ
れ以外の問題を解決する。

【０００５】本発明のシステムによれば、更に、メモリ
からのデータ転送のための改善されたシステム・バス動
作と、特定のメモリ回路やバス転送速度などの要素に依
存する適合的なタイミングを有するメモリと、入出力動
作のキャッシュを伴う改善された入力／出力構造と、デ
ータ状態をトラッキングする改善された手段と、が提供
される。

【０００６】本発明によると、システム・バスに接続さ
れ且つ該システム・バスへのアクセスを求めて競合する
複数の機能ユニットを含むデータ処理システムにおい
て、システムへのアクセスを決定する仲裁手段を備える
データ処理システムが提供される。

【０００７】本発明のこれ以外の特徴、目的、及び効果
は、本発明の以下の説明を読み、図面を検討することに
よって、当業者に理解されよう。

【０００８】

【発明の実施の形態】

Ａ．はじめに 以下では、本発明の好適な実施例を実現するシステムの
詳細な説明を、システムの簡単な全体像から始め、シス
テムの主な機能ユニットのそれぞれの詳細な説明に進み
ながら行う。システムの主な機能ユニットのそれぞれの
説明は、システム内の他の機能ユニットに対する、その
機能ユニットの相互の構造的及び動作的な関係の説明を
含む、ブロック図レベルの説明から始める。１つの機能
ユニットのブロック図レベルの説明に続いては、その機
能ユニットの選択された機能及び動作の更なる説明を行
う。

【０００９】各説明には図面を付して説明の対応する部
分を図解するが、各図面は対応する説明に特に焦点を合
わせているのであり、その機能ユニットのすべての要素
を示すのではない。ただし、各機能ユニットの主要な要
素は、その機能ユニットの説明に関係する図面において
図解されている。

【００１０】１．システム１０の説明 図２及び図３を参照すると、本発明を組み入れて実現し
ている対称型マルチプロセシング・システム１０の一般
的なブロック図が示されている。図１は図２と図３との
関係を示す図３である。示されているように、システム
１０は、システムの複数の機能ユニットを相互接続する
拡張型アーキテクチャの多重（ｍｕｌｔｉｐｌｅ）プロ
セッサ（ＸＡ−ＭＰ）バス１２を含む。システムの機能
ユニットには、データとシステム動作及びデータ上の動
作を制御するプログラムとを記憶する１つ又は複数のメ
モリ・モジュール（ＭＭｓ）１４と、プログラムの命令
に応答してプログラムによって指示される動作を実行す
る１つ又は複数のプロセッサ・モジュール（ＰＭｓ）１
６と、ＸＡ−ＭＰバス１２及びシステムの機能ユニット
をシステムの他の要素に接続する他のオルタネート・シ
ステム（ＡＳ）バス２０に相互接続する１つ又は複数の
ブリッジ・モジュール（ＢＭｓ）１８と、が含まれる。
ＡＳバス２０は、たとえば、インテルのｉ４８６バス
や、ＥＩＳＡ及びＭＣＡバスを含み得る。ＡＳバス２０
は、たとえばインテルのｉ４８６マイクロプロセッサな
どのマイクロプロセッサ等の処理要素及びメモリや、デ
ィスク・ドライブ、キーボード、通信コントローラ、及
びグラフィック・アダブタなどの視覚的表示発生器を含
み得る入出力装置２４などのシステムの他の要素２２に
相互接続されている。

【００１１】図２及び図３に示され以下で説明するよう
に、ＸＡ−ＭＰバス１２は、データを移動（トランスポ
ート）させる１つ又は２つのデータ・バス２６と、メモ
リ及び入出力空間アドレスとスライス情報とを移動させ
るアドレス（ＡＤＤＲ）バス２８と、バスに関連する動
作をＸＡ−ＭＰバス１２から接続されたシステムのユニ
ットによって実行させるように指示するコマンドを移動
させるコマンド（ＣＭＤ）バス３０と、から成る。ま
た、ＸＡ−ＭＰバス１２には、システムの機能ユニット
がそれらの間での仲裁をしてＸＡ−ＭＰバス１２ヘアク
セスしたり以下で説明するそれ以外の動作をするのに用
いる複数の仲裁（ＡＲＢ）ライン３２と、割り込み動作
において用いられる割り込み（ＩＮＴ）ライン３４と、
以下で必要に応じて説明される多数の制御（ＣＮＴＬ）
ライン３５とが関連している。ＸＡ−ＭＰバス１２のす
べてのラインとＸＡ−ＭＰバス１２に関連するすべての
制御ラインとは、両端においてレジスタ又はラッチされ
ており、すべてのバス動作は、ラッチされたデータ及び
信号との関係でのみ実行されることに注意されたい。

【００１２】やはり以下で論じるが、ＸＡ−ＭＰバス１
２のデータ・バス２６は、ＸＡ−ＭＰバス１２のＡＤＤ
Ｒバス２８及びＣＭＤバス３０とは動作的に分離されて
おり独立であって、ＸＡ−ＭＰバス１２上の情報転送の
プライマリ・モードは、すなわち、ＭＭｓ１４からの読
み取りに対しては、順序付き（ｏｒｄｅｒｅｄ）転送の
形態である。更に、２つのデータ・バス２６は、動作的
には相互に独立であり、それぞれが他方とは独立に転送
を実行する。

【００１３】順序付き転送においては、各機能ユニット
は、その機能ユニットにおける順序付き要求行列の動作
を通じてそれ自体のメモリ要求をトラッキングし、情報
要求側と提供された情報との間の通常の一連のハンドシ
ェーキング動作は除去され、よって、メモリ読み取りの
速度の強化が実行される。ＸＡ−ＭＰバス１２は、ま
た、非順序（ｏｕｔ−ｏｆ−ｏｒｄｅｒ）モードでも動
作することができ、その場合には、データ・バス２６の
動作は、ＡＤＤＲバス２８及びＣＭＤバス３０の動作に
結合されており、要求側と提供側との間のハンドシェー
キングを要求する非順序転送を行う。

【００１４】ＸＡ−ＭＰバス１２に結合したシステムの
各機能ユニットは、対応するタイプの機能ユニットによ
って実行されるべき動作を実行する動作要素の組から成
っている。これらの動作要素には、ＸＡ−ＭＰバス１２
のＡＤＤＲバス２８とＣＭＤバス３０とに接続されＸＡ
−ＭＰバス１２に関する機能ユニットの動作を制御する
バス・インターフェース制御ユニットと、それぞれがデ
ータ・バス２６の１つに接続されその機能ユニットの動
作要素とＸＡ−ＭＰバス１２との間でデータを移動させ
る２つのバス・インターフェース・データ・パス・ユニ
ットと、が含まれる。システム１０の別の構成では、Ｘ
Ａ−ＭＰバス１２は、ただ１つのデータ・バス２６を含
む又は用い、その機能ユニットは、従って、その１つの
データ・バス２６に接続するただ１つのデータ・パスを
含む又は用いる。

【００１５】たとえばＭＭ１４の場合には、動作要素
は、メモリ記憶素子（ＭＳＥ）３６から成り、これは、
たとえば、そのようなメモリに通常用いられるシングル
・インライン・メモリ・モジュール（ＳＩＭＭ）の集積
回路として構成されるコラム及びローのアレーのダイナ
ミック・ランダムアクセス・メモリ（ＤＲＡＭｓ）から
成り得る。メモリ・バス・インターフェース制御ユニッ
トは、メモリ・コントローラ（ＭＣ）３８から成り、他
方、メモリ・データ・パス・ユニットは、一方が各デー
タ・バス２６に接続された１対のメモリ・データ・パス
（ＭＤＰｓ）４０から構成されている。ＸＡ−ＭＰバス
１２が１つのデータ・バス２６を含む構成の場合には、
ＭＭ１４は、対応して、１つのＭＤＰ４０を含む。

【００１６】ＰＭ１６の場合には、動作要素は、それぞ
れが内部的なプライマリ・キャッシュとそれに伴うキャ
ッシュ・メカニズム（ＣＭ）４４とを有し、それぞれが
セカンダリ・キャッシュ（ＳＣ）４６とキャッシュ・デ
ィレクトリ及びコントローラ（ＣＤ）４８とから構成さ
れ得る、１つ又は複数のプロセッサ・ユニット４２から
成る。それぞれのプロセッサ・ユニット４２に対しては
ＰＭ１６バス・インターフェース制御ユニットが存在
し、これは、メモリ・バス・コントローラ（ＭＢＣ）５
０と各プロセッサ・ユニット４２に対する１つ又は複数
のプロセッサ・データ・パス（ＰＤＰｓ）５２から成る
データ・パス・ユニットとによって表され、各プロセッ
サ・ユニット４２に伴うＰＤＰｓ５２の数はやはりデー
タ・バス２６のＸＡ−ＭＰバス１２の数に依存する。示
されているように、各ＰＭ１６は、更に、ＩＮＴライン
３４から接続された１つ又は複数のアドバンスト・プロ
セッサ割り込みコントローラ（ＡＰＩＣｓ）５４を含
み、プロセッサ・ユニット４２に対する割り込み動作を
扱う。

【００１７】最後に、ＢＭ１８の場合には、動作要素
（ＯＥｓ）５６はＢＭ１８が支持すべき動作のタイプに
依存しており、たとえば、種々のタイプのＡＳバス２０
又は特定の目的のための動作要素とインターフェースす
るバス・インターフェース論理の組から成る。ＢＭ１８
においては、バス・インターフェース制御ユニットは、
１つ又は複数のアドバンスト・バス・インターフェース
・コントローラ（ＡＢＩＣｓ）５８から成り、これが、
ＭＢＣｓ５０と本質的に同じタイプの機能を実行する。
各バス・インターフェース制御ユニットに伴ってバス・
インターフェース・データ・ユニットがあり、各バス・
インターフェース・データ・ユニットは、やはりデータ
・バス２６の数に依存する１つ又は複数のデータ・バス
・インターフェース・コントローラ（ＤＢＩＣｓ）６０
から構成され、これが、ＰＤＰｓ５２及びＭＤＰｓ４０
と本質的に同じタイプの機能を形成する。各ＢＭ１８
は、また、ＡＰＩＣ５４を含み、割り込み動作を扱う。

【００１８】２．システム１０のアーキテクチャ上のい
くつかの特徴の概要 上述のように、システム１０は、対称型マルチプロセシ
ング・システムであり、そこでは処理は、メモリ・モジ
ュール１４に記憶されているプログラムの制御の下に複
数の処理ユニット４２の任意のものにおいて実行され得
る。以下で概要を述べるように、そしてその後で詳細を
説明するように、このシステムは、多重処理を同時に実
行する統一された動作環境を与え、他方で、多くのシス
テム機能は、１つの機能ユニットに集中されるのではな
くシステムの複数の機能ユニットに分散されている。

【００１９】たとえば、システム１０は、１つのアドレ
ス空間内ですべての動作を実行することによって統一さ
れた環境を提供し、そこでは、システムのすべてのデー
タ、プログラム及び情報の記憶機能はその１つのアドレ
ス空間を占める。そのようなデータ、プログラム及び情
報の記憶機能は、たとえば、ＭＭｓ１４のメモリ空間
や、プロセッサ・ユニット４２のレジスタや、ビデオ・
コントローラ及び入出力装置の表示メモリなどの情報記
憶機能やオペレーティング・システム及びパーソナル・
コンピュータで通常用いられているＲＯＭ ＢＩＯＳｓ
などＢＩＯＳｓを記憶するのに要求される空間などのそ
れ以外の情報記憶機能を含む。

【００２０】しかし、情報記憶の管理は、一般的に、シ
ステムの複数の機能ユニットの間に分散されており、そ
れによって、たとえば、ＭＭｓ１４は、ＭＳＥｓ３６が
データ及びプログラムを記憶するのに用いるアドレス空
間内のアドレス位置を管理する責任を有する。同様にし
て、ＰＭｓ１６は、プロセッサ・ユニット４２のレジス
タが占めるアドレス空間位置を管理する責任を機能的に
有し、一方、ＢＭｓ１８は、ビデオ・ディスプレイ・コ
ントローラが用いＲＯＭが占めるアドレス空間位置とＲ
ＯＭ ＢＩＯＳｓなどのプログラム及びデータを記憶す
るその他のメモリとを管理する責任を有する。

【００２１】このシステムの１つのアドレス空間の管理
は、プロセッサ・レジスタなどの種々の記憶手段と、Ｍ
Ｍｓ１４における物理的メモリ位置と、ＲＯＭ ＢＩＯ
Ｓｓのためにビデオ・ディスプレイ・コントローラのた
めのビデオ・メモリとしてＲＯＭにおいて提供される記
憶装置とを、アドレス空間内にマッピングすることによ
って、本質的には実行される。システム１０では、各機
能ユニットは、従って、それに伴う記憶空間をシステム
の１つのアドレス空間内にマッピングする責任を有して
いる。

【００２２】システムのアドレス空間の分散された管理
を図解するために、各プロセッサ・ユニット４２は、そ
れに伴うレジスタのブロックを有しており、バス動作に
関係する制御情報を記憶する。しかし、システム１０に
おいては、これらのレジスタは、システム幅の１つのア
ドレス空間の一部としてアドレス指定される。

【００２３】これを達成するために、各プロセッサは、
それに伴うレジスタを有し、本質的に、システムのアド
レス空間におけるレジスタのブロックの中の最初のレジ
スタの最初のアドレスを表すオフセット・アドレスであ
るポインタを記憶する。システムの初期化の際には、シ
ステム内の各処理ユニットないし各機能ユニットは、Ｘ
Ａ−ＭＰバス１２上の位置又は「スライス」番号を決定
し、各機能ユニットは、ＸＡ−ＭＰバス１２上の位置と
の関係では、「スライス」と呼ばれる。以下でシステム
１０の仲裁メカニズムに関して更に述べるように、機能
ユニットのスライス番号は、ＸＡ−ＭＰバス１２のアク
セスに対するその機能ユニットの相対的なプライオリテ
ィを決定するのに使用され、システム１０の仲裁メカニ
ズムの動作を介してシステムの初期化の際に決定され
る。

【００２４】スライス番号は、次に、レジスタの各ブロ
ックに対するオフセット・ポインタ値を決定するのに用
いられ、これらの値は関連するレジスタに記憶されてそ
のブロックのレジスタをアドレス指定する際に使用さ
れ、レジスタのブロックには、通常はシステムのアドレ
ス空間内の高い位置にアドレス空間位置が指定され、Ｍ
Ｍｓ１４内のシステム・メモリに指定されたアドレス空
間とのコンフリクトを避ける。

【００２５】以下で説明するように、このスライス番号
情報のあるものは、システムの他の機能ユニットに提供
され、そのアドレス指定可能なメモリ又は記憶領域をシ
ステムのアドレス空間内にマッピングするのに用いられ
る。たとえば、このスライス番号は、処理ユニットの機
能ユニットからＭＭｓ１４に提供され、以下のＭＭｓ１
４の説明で述べる態様でＭＭｓ１４によって用いられ、
システムのアドレス空間のアドレスをメモリ内のＳＩＭ
Ｍメモリ・チップの物理的アドレス位置に変換するアド
レス翻訳テーブルとして構成する。

【００２６】アドレス指定可能な記憶装置又はそれに伴
いバス動作に関係するメモリ空間を有する各機能ユニッ
トに対して同様な処理が続き、各機能ユニットは、それ
に伴う記憶装置又はメモリ空間をシステムのアドレス空
間にマッピングする。各機能ユニットは、その後は、そ
の機能ユニット内の又はそれに伴うメモリ又は記憶アド
レス位置を参照するＸＡ−ＭＰバス１２上のアドレスを
検出する責任を有し、適切に応答する。

【００２７】同様にして、システムの各機能ユニット
は、データやプログラム命令などのその記憶空間に存在
するすべての情報の管理の責任を有する。システムの分
散機能のこの側面は、キャッシュされた情報との関係で
特に意義をもつが、これは、各機能ユニットはＭＭｓ１
４を除いてその機能ユニットによって用いられる又は動
作を与えられる情報を記憶するキャッシュ・メカニズム
を与えられているからである。したがって、ＰＭ１６に
は、その中に存在する処理ユニット４２の数に依存して
１つ又は複数のキャッシュが与えられ、処理ユニット４
２の動作を制御するプログラム命令と処理ユニット４２
によって動作を与えられるデータとを記憶する。同様に
して、システム１０に対し主に入出力ユニットであるＢ
Ｍｓ１８には、ＸＡ−ＭＰバス１２から接続された機能
ユニットとＢＭｓ１８から接続されたバス又は装置との
間で転送される情報のためのキャッシュが提供される。

【００２８】システム機能のシステムの複数の機能ユニ
ットの間での分散を更に図解するために、対称型マルチ
プロセッサ・システムでは、１つの処理がシステム内の
任意のプロセッサ上で実行されること、また、１つの処
理が１つのプロセッサに指定され実行を開始し、たとえ
ばその処理のプロセッサ時間スライスの終了までに実行
を停止し、後に、システムの別のプロセッサ上で実行を
再開することは、広く知られている。システム１０で
は、１つの処理がある処理ユニット４２に指定され、そ
の処理に所属しＭＭｓ１４からその当初の処理ユニット
４２に関連するキャッシュ・メカニズムに読み取られた
データ及び命令を用いて処理ユニット４２において実行
が開始され、それによって、キャッシュ・メカニズムに
キャッシュされたデータ及び命令は、その処理が実行さ
れている機能ユニットに、すなわち、プロセッサ４２と
それに関連するキャッシュ・メカニズムとに「所属」す
る。この処理が後に上述のように当初の処理ユニット４
２から「切り換え」られた場合には、当初の処理ユニッ
ト４２にキャッシュされていたデータ及び命令はその当
初の処理ユニット４２のキャッシュ・メカニズムにある
ままであって、その処理ユニット４２がデータ及び命令
をメモリに転送して返すのにキャッシュ・メモリ空間が
足りないなどの理由かない限りは、その当初の処理ユニ
ット４２に所属し続ける。

【００２９】その処理は、別の処理ユニット４２上で実
行を再開する場合には、その処理に要求されるデータ及
び命令が実行されることを要求し、以下で述べるよう
に、ＸＡ−ＭＰバス１２上にデータ及び命令への要求を
置く。次に実行されるイベントのシーケンスは、メモリ
から最初に読み取られたデータが修正（変更、ｍｏｄｉ
ｆｙ）されていたかどうかに依存し、以下で更に詳細に
説明されるように、システム１０では、いかなる時刻に
おいても、データのただ１つのコピーだけが存在するこ
とが許される。

【００３０】メモリから当初の処理ユニット４２のキャ
ッシュ・メカニズムに読み取られたデータが修正されて
おらずキャッシュ・メカニズム内に修正されたとのマー
クがなされていない場合には、有効なコピーは、メモリ
の中に存在するコピーであると推測され、メモリからそ
の処理がその上で現に実行されているプロセッサ・ユー
ット４２のキャッシュ・メカニズムに読み取られる。デ
ータが修正されていて最初の処理ユニット４２のキャッ
シュ・メカニズムの中に修正されたとのマークを付して
存在する場合には、データのこの修正されたコピーが、
データの唯一の有効なコピーであり最初の処理ユニット
４２に「所属」する。後に更に説明するように、システ
ム１０の各機能ユニットは、「スヌーピング」と呼ばれ
る処理においてＸＡ−ＭＰバス１２上に現れるすべての
読み取り要求をモニタし、最初の処理ユニット４２は、
よって、データの「シェアされた（ｓｈａｒｅｄ）」コ
ピーを含む任意の他の機能ユニットのように、新たな処
理ユニット４２によってＸＡ−ＭＰバス１２上に置かれ
たデータ読み取り要求を検出する。

【００３１】後でＸＡ−ＭＰバス１２の詳細な説明やシ
ステム１０に関する他の説明部分で述べるように、要求
されたデータのコピーを有する任意の機能ユニットは、
ＸＡ−ＭＰバス１２上のデータに対する要求を検出し、
その要求に肯定応答するが、これは、従来技術における
システムでは、肯定応答するユニットが要求されたデー
タを提供することによって応答する肯定応答からなって
いた。しかし、システム１０では、最初の処理ユニット
４２のようにデータの修正されたコピーを有する機能ユ
ニットは、メモリにおける読み取り動作をキャンセルし
要求側の機能ユニットにデータはメモリ以外のソースか
ら提供されることを告げるメモリ・サイクル禁止（ＭＣ
Ｉ）及びＣＤＭコマンドをアサートする。データの有効
なコピーすなわちデータの修正されたコピーを有する機
能ユニットは、次に、ＸＡ−ＭＰバス１２に対して仲裁
を行い、データの修正されたコピーを非順序の転送を介
して新たな処理ユニット４２に与える。最初の所有して
いる処理ユニット４２からデータの修正されたコピーを
受け取る処理ユニット４２は、データの「所有者」とな
り、応答の際にはそのデータを管理する責任を想定す
る。

【００３２】以下で詳細に述べられるシステム１０の機
能要素の間のシステム機能の分散の他の例には、機能ユ
ニットの間のＸＡ−ＭＰバス１２アクセスの仲裁と、メ
モリ読み取りを要求している各機能ユニットがそれ自身
の読み取り要求のトラッキングと対応するメモリ応答の
検出及び応答の責任を有するメモリからの順序付き読み
取りの実行と、ＳＩＭＭモジュールのタイプ、バス転送
速度及びそれ以外のファクタに依存するメモリ動作の適
合的タイミングと、が含まれる。

【００３３】以上で、本発明を実現するシステム１０の
一般的な構成と動作とを説明したので、以下では、シス
テム１０の機能ユニットを更に詳細に説明する。

【００３４】Ｂ．システム１０の詳細な説明 １．ＸＡ一ＭＰバス１２ 再び図２及び図３を参照すると、ＸＡ−ＭＰバス１２
は、データを移動させる１つ又は２つのデータ・バス２
６と、メモリ空間アドレスを移動させるアドレス（ＡＤ
ＤＲ）バス２８と、ＸＡ−ＭＰバス１２から接続された
システム・ユニットによって実行されるべきバスに関係
した動作を示すコマンドを移動させるコマンド（ＣＭ
Ｄ）バス３０と、から構成されている。やはり示されて
いるように、複数の仲裁（ＡＲＢ）ライン３２がＸＡ−
ＭＰバス１２に関連しており、システムの複数の機能ユ
ニットがＸＡ−ＭＰバス１２へのアクセスに関してそれ
らの間で仲裁をするのに用いられる。また、以下で述べ
るそれ以外の動作も行う。ＸＡ−ＭＰバス１２には割り
込み（ＩＮＴ）ライン３４も関連しており、これは、割
り込み動作及び制御（ＣＮＴＬ）ライン３５において用
いられる。

【００３５】以下での説明のために、システムで用いら
れるプライマリ・データ要素は、情報すなわちデータ及
び命令はシステム１０のキャッシュの中に各ラインがキ
ャッシュ・メモリにおける１つのアドレス位置を占める
ラインとして参照されるユニットでキャッシュされてい
るから、キャッシュ・ラインとして参照されるデータ又
は命令のブロックであることに注意すべきである。

【００３６】各キャッシュ・ラインは、２５６ビットす
なわち３２バイトの情報を含み、各データ・バス２６
は、６４ビットすなわち８バイトの幅を有しており、そ
れによって、データ・バス２６上の１つのキャッシュ・
ラインの転送は、実際のデータ転送に４つのバス・クロ
ック・サイクルを要する。更に、メモリからの標準的な
読み取りは、１つのキャッシュ・ラインから成り、すな
わち、メモリへの１つの読み取り要求の結果として、３
２バイトのキャッシュ・ラインがＸＡ−ＭＰバス１２上
を要求側に転送され、よって、バスの４つの転送が必要
となる。

【００３７】各ＸＡ−ＭＰバス１２の動作は、更に、
「バス所有者」の間での切り換えのために１つのバス・
クロック・サイクルを要求する。すなわち、１つのバス
・クロック・サイクルが、ＸＡ−ＭＰバス１２が動作を
実行するのにバスを現に使用している機能ユニットから
次のバス動作のためのバスへのアクセスを取得した次の
機能ユニットへ転送されるのを制御するのに必要とな
る。

【００３８】後でＭＭｓ１４に関して述べるように、各
ＭＭ１４のＭＳＥｓ３６は、アドレス位置のデュアル・
コラムとして構成されており、そこでは、一方のコラム
が偶数のアドレス位置を含み、他方のコラムは奇数のア
ドレス位置を含み、各コラムは、６４ビットの情報を記
憶する。ＭＭｓ１４は、よって、当初はハーフ・キャッ
シュ・ラインとして構成され、２つのコラムを横断する
各ローは、１２８ビットのハーフ・キャッシュ・ライン
を有し、ＳＩＭＭ回路の２つのコラムを横断する１つの
ローからの１つの読み取り動作は、ハーフ・キャッシュ
・ラインの情報を提供する。システム・アドレス空間マ
ッピングへのＭＭ１４は、好ましくは、連続するハーフ
・キャッシュ・ラインが別のグループのＳＩＭＭ回路に
記憶されるように構成されており、それによって、２つ
の連続するハーフ・キャッシュ・フインは異なるメモリ
ＲＡＳ（ロー・アドレス・ストローブ）信号すなわち異
なるＲＡＳドライバ回路を用いてＭＭｓ１４から読み出
され、よって、８０ｎｓのＳＩＭＭを用いる際の更なる
アクセス遅延時間を除去する。

【００３９】上述のように、システム１０のこの好適実
施例においては、ＸＡ−ＭＰバス１２には、幅がそれぞ
れ６４ビットすなわちハーフ・キャッシュ・ラインであ
る２つのデータ・バス２６が与えられ、バス上の情報転
送速度を高めている。

【００４０】以上で述べてきたように、２つのデータ・
バス２６は、相互に独立に動作する。データ・バス２６
のいずれもか、メモリからの読み取りなどのバス・デー
タ転送を実行するために使用され、１つのバス・データ
転送は一方又は他方のデータ・バス２６上で完全に実行
され、２つのバス転送が、一方は一方のデータ・バス２
６上で、他方は他方のデータ・バス２６上で、同時に実
行される。

【００４１】メモリからのキャッシュ・ライン読み取り
のような１つの「標準的な」ＸＡ−ＭＰバス１２の動作
は、よって、５つのバス・クロック・サイクルを必要と
するが、その場合、１つは送信機能ユニットがバスの制
御を行うためであり、４つは２つのデータ・バス２６の
１つの上のデータ転送のためである。ＸＡ−ＭＰバス１
２及びＭＭｓ１４の詳細な説明で述べられるように、シ
ステム１０は、単一バス・ワード転送を行い、転送は偶
数又は奇数のキャッシュ・ライン・アドレスを用いて開
始され、すなわち、偶奇偶奇・・・の順に制限されな
い。

【００４２】上述のように、ＸＡ−ＭＰバス１２のデー
タ・バス２６は、ＸＡ−ＭＰバス１２のＡＤＤＲバス２
８及びＣＭＤバス３０とは動作的に分離されており独立
であって、ＭＭｓ１４からの読み取りのためのＸＡ−Ｍ
Ｐバス１２上の情報転送は、順序付き転送の形式を有し
ており、読み取り要求への応答は、なされた順序で満た
される。順序付きの読み取り動作においては、応答は、
要求が応答のための要求を受け取った機能ユニットによ
って受け取られてから数バス・サイクル後に生じ、これ
は、応答のために他の要求行列が存在したかどうかに依
存する。このタイプの動作は、この応答が要求から時間
内に（ｉｎ ｔｉｍｅ）除去され得るので、「スプリッ
ト・サイクル」を称される。

【００４３】システム１０における順序付きの転送で
は、各機能ユニットは、他の機能ユニットのメモリ要求
とは独立に、各機能ユニットにおける順序付きの要求行
列（ｏｒｄｅｒｅｄ ｒｅｑｕｅｓｔ ｑｕｅｕｅ）の
動作を通じて、それ自身のメモリ要求をトラッキングす
る。順序付きの要求行列によって、機能ユニットが、メ
モリからそれ自身及び他の機能ユニットへのメモリ読み
取りとすべての順序付きの転送との要求の両方をトラッ
キングすることと、いつメモリからの順序の付いた（ｉ
ｎ ｏｒｄｅｒ）転送がその要求の１つに応答して提供
されるかを検出する。次に１つの機能ユニットが、ＸＡ
−ＭＰバス１２からデータを受け取ることによって応答
する。従来型のバスにおいて情報要求側と情報提供側と
の間で実行されるハンドシェーキング動作の通常のシー
ケンスは、順序付きの読み取りサイクルの応答部分の
間、このように除去される。

【００４４】非順序モードでは、データ・バス２６の動
作は、ＡＤＤＲバス２８及びＣＭＤバス３０の動作に結
合され、要求側と提供側との間のハンドシェーキングを
要求する非順序転送を実行する。このような非順序転送
では、要求に応答して情報を提供するユニットは、必ず
しもその要求がＸＡ−ＭＰバス１２上に置かれたのと同
じシーケンスでそうするのではなく、情報提供側は、し
たがって、アドレスすなわちその要求を行っているユニ
ットのスライス番号を調べなければならない。要求され
た情報を提供するユニットは、要求側のユニットすなわ
ち情報を受け取る側のユニットのスライス番号をＡＤＤ
Ｒバス２８上に置き適切なコマンドをＣＭＤバス３０上
に置きデータをデータ・バス２６上に置くことによっ
て、データ・バス２６の動作をＡＤＤＲバス２８及びＣ
ＭＤバス３０に結合させる。そして、受け取る側のユニ
ットは、そのスライス番号とコマンドとに応答してデー
タを受け取る。

【００４５】後に述べるように、メモリからのデータ読
み取りの要求は、順序付きの要求としてＸＡ−ＭＰバス
１２上に置かれる。情報がメモリからではなくプロセッ
サ・ユニットのキャッシュ・メカニズムから戻された従
前の例のようにデータがメモリ以外のユニットから提供
される場合には、この情報を含むユニットは、上述した
ようにメモリ動作をキャンセルすることによって応答
し、非順序応答を生じる。そうするために、応答側のユ
ニットは、要求側のユニットのアドレスすなわちスライ
ス番号を取得しなければならず、要求側のユニットから
ではなくバス仲裁メカニズムから要求側ユニットのスラ
イス番号を取得し、よって、要求側のユニットは、各要
求に対して自己識別アドレスを提供する必要がない。そ
れぞれの情報読み取り要求は、順序付きの要求として要
求側のユニットによって最初は発生され、その要求側の
ユニットは、その要求がどのように満たされるかを前も
って知る必要はない。

【００４６】上述したように、順序付きの動作は、キャ
ッシュ・ラインとメモリからのバス・ワード読み取りの
ために用いられ、システム１０の中の読み取り動作の多
数を有している。非順序動作は、キャッシュからキャッ
シュへの転送、ワード転送及びＢＭｓ１８を介しての入
出力動作のために用いられ、よって、動作のそれぞれの
タイプに対するＸＡ−ＭＰバス１２の動作を最適化す
る。

【００４７】２．メモリ・モジュール１４ ａ．メモリ・コントローラ３８の説明 以上で述べてきたように、各ＭＭ１４は、ＳＩＭＭモジ
ュールのようなメモリ回路のロー及びコラム・アレーで
あるＭＳＥ３６から構成され、当該技術分野で周知のよ
うに、アドレス指定可能にデータを記憶し提供する。各
ＭＭ１４は、更に、そのＭＭ１４に対して制御機能を提
供するＭＣ３８と、ＭＳＥ３６とＸＡ−ＭＰバス１２と
の間にデータ・パスを形成しそれぞれがデータ・バス２
６の１つに接続されている１つ又は複数のＭＤＰｓ４０
と、を含む。

【００４８】図４及び図５を参照すると、ＭＣ３８とＭ
ＤＰ４０とのブロック図が示されている。最初に図４を
参照すると、ＭＣ３８及びＸＡ−ＭＰバス１２とバス動
作に関連する制御ラインとの間の第１の（プライマリ）
インターフェースは、ＸＡＭＰ制御インターフェース
（ＸＡＭＰＣＩ）６２とコマンド・アドレス入力ブロッ
ク（ＣＭＤＡＩ）６４とによって提供される。

【００４９】ＸＡＭＰＣＩ６２は、ＸＡ−ＭＰバス１２
動作に関連する制御ラインのあるものとインターフェー
スし、これは、以下のＭＣ３８の詳細な説明において説
明される。図４に示されるように、ＸＡ−ＭＰバス１２
からＸＡＭＰインターフェース６２への入力信号は、シ
ステム仲裁メカニズム（ＡＲＢ）の９つのＡＲＢ信号ラ
インを含み、コマンド・ストローブ（ＣＳ＃）が、ＣＭ
Ｄバス３０上のコマンドの存在を示す。

【００５０】ＸＡＭＰＣＩ６２からの出力信号はＡＣＫ
及びＮＡＫ信号を含み、ＣＡＥ＃信号が、メモリが受け
取ったコマンド及びアドレスが誤っていることを示す。
ＤＳ０＃及びＤＳ１＃は、２つのデータ・バス２６に対
する個別のデータ・ストローブ信号であり、ＯＲＤ０＃
及びＯＲＤ１＃は、２つのデータ・バス２６に対する個
別の信号でありＯＲＤ＃信号に対応してデータ・バス２
６上に順序付きの応答が存在していることを示す。

【００５１】示されているように、ＸＡＭＰＣＩ６２
は、メモリ・コマンドＦＩＦＯ（先入れ先だしメモリ）
への局所的応答出力を与え、以下述べるように、メモリ
によって応答される動作要求が受け取られたことを示
す。ＸＡＭＰＣＩ６２は、また、それぞれがデータ・バ
ス２６の１つに対応し対応するデータ・バス２６からＭ
ＤＰ４０へのデータ転送をイネーブルするのに用いられ
るＢＩＮ０＃及びＢＩＮ１＃を含むＭＤＰ４０への複数
の出力を与える。ＢＯＵＴ０＃及びＢＯＵＴ１＃は、そ
れぞれが、データ・バス２６の１つに対応し、メモリか
ら対応するデータ・バス２６へのデータ転送をイネーブ
ルするのに用いられる信号である。ＢＡＣＫ０＃及びＢ
ＡＣＫ１＃は、それぞれが、データ・バス２６の１つに
対応し、対応するデータ・バス２６上の書き込みサイク
ルが有効に肯定応答されたとえばＭＣＩによって吸収さ
れないことをＭＤＰ４０に表す信号である。

【００５２】ＣＭＤＡＩ６４は、ＡＤＤＲバス２８及び
ＣＭＤバス３０とインターフェースし、以下のＭＣ３８
の詳細な説明で述べる他のバス動作制御ラインに対し
て、アドレス及びコマンドを受け取り提供する。ＣＭＤ
ＡＩ６４への入力には、ＡＤＤＲバス２８上に現れるア
ドレスと、ＣＭＤバス３０からのコマンド信号（ＣＭ
Ｄ）と、コマンドがＣＭＤバス３０上に存在することを
示すコマンド・ストローブ信号ＣＳ＃と、が含まれる。
ＡＰ及びＣＰ入力は、それぞれ、アドレス及びコマンド
・パリティ・ビットである。信号ＢＵＳＬ＃は、要求側
の機能ユニットがロックされている、すなわち、拡張さ
れた周期の間ＸＡ−ＭＰバス１２の制御を受けることを
示すバス制御ライン入力である。

【００５３】図４に示されているように、ＣＭＤＡＩ６
４は、その中への記憶のために上述のメモリ・コマンド
ＦＩＦＯに出力を提供し、この出力は、メモリ要求のア
ドレス及びコマンドといくつかの制御ビットとを含む。
ＣＭＤＡＩ６４は、また、ＸＡＭＰＣＩ６２にヒット及
び誤り（エラー）出力を提供して、それぞれどの場合に
受け取られたメモリ要求が何らかの理由で有効又は無効
であるかを示す。

【００５４】図４には、ＭＣ３８は、更に、例外及び誤
り条件を扱うために提供される例外制御（ＥＸＣＥＰ
Ｔ）６６を介して、ＸＡ−ＭＰバス１２及び関連するバ
ス動作制御ラインとのインターフェースを有することが
示されている。ＥＸＣＥＰＴ６６についてはここではこ
れ以上説明しないが、ＭＣ３８の詳細な説明の部分で更
に述べることにする。ＭＣ３８は、また、走査制御（Ｓ
ＣＡＮ）６５を含み、これについても、ＭＣ３８の詳細
な説明の箇所で述べる。

【００５５】メモリ動作要求は、上述のメモリ制御ＦＩ
ＦＯ（ＭＣ ＦＩＦＯ）６８の動作を介して、ＭＣ３８
においてパイプラインされる。示されているように、Ｍ
ＣＦＩＦＯ６８は、ＣＭＤＡＩ６４とＸＡＭＰＣＩ６２
とから実行されるべきメモリ動作を定義するアドレス、
コマンド及び応答入力を受け取り、受け取られた順序で
動作されるべき動作を記憶する。

【００５６】これ以外の入力がＭＤＰ４０からＭＣ Ｆ
ＩＦＯ６８に提供されるが、この入力には、ＭＤＰ４０
によって対応するデータ・バス２６上で検出されたパリ
ティ誤り（エラー）の存在を示すＭＤＰＥ０＃及びＭＤ
ＰＥ１＃バス制御信号が含まれる。メモリ・サイクル禁
止（ＭＣＩ＃）信号は、既に述べたように現在のメモリ
動作がキャンセルされたことを示し、キャッシュ・デー
タ修正（ＣＤＭ＃）及びキャッシュ・データ共有（ｓｈ
ａｒｅｄ）（ＣＤＳ＃）信号は、要求されたデータの修
正された又は共有されたコピーの存在が別の機能ユニッ
トにおいて示されていることと現在のメモリ・サイクル
がキャンセルされていることとを、示している。ＡＣＫ
＃及びＮＡＫ＃信号は、それぞれが、ＭＣ３８は現在の
メモリ動作を受け取った又は受け取っていないことを示
し、一方、コマンド又はアドレス誤り（ＣＡＥ＃）は、
ＭＣ３８がコマンド又はアドレス誤りを検出したことを
示す。

【００５７】ＭＣ ＦＩＦＯ６８とＥＸＣＥＰＴ６６と
は、それぞれが、ＭＣマネジャ７０との制御信号インタ
ーフェースを有し、ＭＣマネジャ７０は、メモリ動作に
対して基本的な制御及び管理機能を提供する。示されて
いるように、ＭＣマネジャ７０は、ペンディングな要求
の存在を示す要求信号ＦＲＥＱＵＥＮＴをＭＣ ＦＩＦ
Ｏ６８から受け取り、その代わりに、その要求は実行し
てよいことを示すＦＧＲＡＮＴ信号を提供する。ＭＣマ
ネジャ７０は、同時に、要求を実行し得ることを示すＥ
ＧＲＡＮＴ信号をＥＸＣＥＰＴ６６に提供し、ペンディ
ングな要求の存在を示すＥＲＥＱＵＥＮＴを受け取る。

【００５８】これらの信号の結果として、ＭＣマネジャ
７０は、次に、アドレス（ＡＤＤＲ）の発生、ロー・ア
ドレス・ストローブ（ＲＡＳｓ）、コラム・アドレス・
ストローブ（ＣＡＳｓ）及びＭＭｓ１４のＭＳＥｓ３６
への書き込みイネーブル（ＷＥ）信号を制御する際にＤ
ＲＡＭコントローラ７２によって用いられる制御出力を
ＤＲＡＭコントローラ７２に提供する。通常のように、
ＭＳＥｓ３６は、ＳＩＭＭモジュールとして物理的に構
成されたＤＲＡＭｓから成る。

【００５９】ＤＲＡＭコントローラ７２へのその他の入
力には、ＭＣ ＦＩＦＯ６８から又はＥＸＣＥＰＴＩＯ
Ｎ６６から提供されたアドレス、サイクル及びレーン制
御信号が含まれ、これらは、ＭＭｓ１４の詳細な説明で
述べられるように、本質的に、ＭＣ ＦＩＦＯ６８に記
憶された要求アドレス及びコマンド情報から導かれるア
ドレス指定情報である。

【００６０】図４に示されるように、ＭＣ３８は、ＭＣ
ＦＩＦＯ６８からの入力を有する可視レジスタ・ブロ
ック（ＶＲＢ）７４と、ＥＸＣＥＰＴＩＯＮ６６と、Ｍ
Ｃマネジャ７０と、システムにアクセス可能であり誤り
情報の基本的制御を記憶し提供するのに用いられるレジ
スタから成るＭＤＰインターフェース（ＭＤＰＩ）７６
と、を含む。

【００６１】ＭＤＰＩ７６は、ＭＣ３８とＭＤＰ４０と
の間の制御及び同期インターフェースを提供し、ＭＣ３
８によるメモリ動作の制御によるＭＤＰ４０を介しての
ＭＭ１４への及びＭＭ１４からのデータ転送を制御し同
期化する。

【００６２】示されているように、ＭＣ３８とＭＤＰ４
０との間で交換されるこれらの制御信号は、ＭＣ３８と
ＭＤＰ４０との間を通過するコマンドであるマルチビッ
トのＭＣコマンド（ＭＣＭＤ０及びＭＣＭＤ１）を含
み、よって、各ユニットは、他方の何らかの動作を要求
する。ＭＣ３８及びＭＤＰ４０の詳細な説明に示される
ように、これらのコマンドは、本質的に、ＭＳＥ３６が
ＳＩＭＭアレーのＤＲＡＭからのバス・ワード又はキャ
ッシュ・ラインの読み取りを実行するかどうかなどの、
実行されるべきメモリ読み取り又は書き込み動作の特定
のタイプに関するものである。データ・ラインＭＤＡＴ
Ａ０＃及びＭＤＡＴＡ１＃は、ＭＣ３８とＭＤＰ４０と
の詳細な説明で述べるように、ＭＣ３８とＭＤＰ４０と
の間のＭＣ３８／ＭＤＰ４０動作において用いられるデ
ータを通過させるのに用いられ、信号ＭＧＯ０＃及びＭ
ＧＯ１＃は、ＭＣ３８又はＭＤＰ４０によって動作を開
始させるのに用いられる。

【００６３】ｂ．メモリ・データ・パス４０の説明 次に図５を参照すると、ＭＤＰ４０のブロック図が示さ
れている。上述のように、ＭＣ３８は、本質的に、ＭＭ
１４に対してすべてのタイミング及び制御機能及び信号
を与え、また、ＭＭ１４によって実行されるメモリ及び
ＸＡ−ＭＰバス１２動作を与える。他方で、ＭＤＰ４０
は、本質的に、ＸＡ−ＭＰバス１２とＭＳＥ３６のメモ
リ要素との間のパイプラインされたデータ・パスであ
る。既に述べたように、各ＭＭ１４は、２つのＭＤＰ４
０を有しており、その一方はデータ・バス２６のそれぞ
れと接続され、データ・バス２６へのデータ接続を有す
る各機能ユニットは、それぞれが、同様に、この２つの
データ・バス２６に接続された２つの同様のデータ・パ
ス要素を含む。ただ１つのデータ・バス２６を用いる又
は有するシステム１０の構成においては、各ＭＭ１４は
ただ１つのＭＤＰ４０を有する又は用い、また、それぞ
れの機能ユニットは、同様に、１つのデータ・バス２６
に接続するためのただ１つのデータ・パス要素を有する
又は用いる。

【００６４】ＭＤＰ４０は、ＸＡ−ＭＰバス１２へのＸ
Ａ−ＭＰバス１２データ・インターフェース（ＸＡＭＰ
ＤＩ）７８と、ＭＳＥｓ３６のＤＲＡＭへのＤＲＡＭイ
ンターフェース（ＤＲＭＩ）８０とを含む。示されてい
るように、ＸＡＭＰＤＩ７８は、ＸＡ−ＭＰバス１２の
データ・バス２６に対して双方向のデータ・インターフ
ェースを有し、ＸＡ−ＭＰバス１２を用いて、６４ビッ
トのデータ（ＢＤ）と８ビットのデータ・パリティ（Ｂ
ＤＰ）とを転送する。ＸＡＭＰＤＩ７８は、更に、ＸＡ
−ＭＰバス１２に関連する制御ラインに対して双方向の
バス未訂正データ誤り（ＢＵＤＥ＃）信号ライン・イン
ターフェースを有し、メモリに提供される又はメモリか
ら読み取られるデータにおける未訂正の誤りを示す信号
を受け取り提供する。

【００６５】ＭＤＰ４０のＭＳＥｓ３６とのインターフ
ェースは、ＤＲＭＩ８０を介して提供され、ＭＳＥ３６
のＤＲＡＭとの間の２つの双方向の６４ビット幅のデー
タ・パスからなり、これは、図５では、ＤＤ０（６３：
０）とＤＤ１（６３：０）と称されている。既に述べた
ように、ＭＳＥｓ３６のメモリ要素は、偶数アドレスの
コラムと奇数アドレスのコラムとの２つのコラムとして
構成されており、各コラムは、１バス・ワード又は４分
の１キャッシュ・ライン幅を有している。ＭＳＥ３６の
メモリ要素に接続された２つのデータ・バスは、したが
って、１バス・ワードを１つのメモリ内部サイクルで、
又は、１つのキャッシュ・ラインを２つのメモリ内部サ
イクルで転送する能力をもつ。ＭＳＥｓ３６への各デー
タ・バスすなわちＤＤ０（６３：０）及びＤＤ１（６
３：０）に関連し並列であるのは、ＤＣ０（７：０）及
びＤＣ１（７：０）と識別されている２つの双方向の誤
り検出及び訂正バスであり、ＭＳＥｓ３６とＭＤＰ４０
のメモリ要素の間でデータ・チェック・ビットを搬送す
る。この点で、ＭＳＥｓは、情報だけを記憶するのでは
なく、ＭＳＥｓ３６の各バス・ワード幅のコラムのロー
はメモリ要素を含みその中に記憶される対応するバス・
ワードに関連するデータ・チェック・ビットを記憶する
ことに注意するべきである。

【００６６】ＸＡ−ＭＰバス１２からの入力パスは、Ｘ
ＡＭＰＤＩ７８から書き込み・パス・メモリ（ＷＲＩＴ
Ｅ ＰＡＴＨ）８２に延び、ＭＳＥ３６へのデータ書き
込みをパイプラインするのに用いられる。以下で述べる
ように、ＷＲＩＴＥ ＰＡＴＨ８２は、また、データと
ＤＲＭＩ８０からのチェック・ビット・パスとにおいて
接続された出力ＥＤＡＣ発生器及び訂正器（ＥＤＡＣ）
８４からのデータ・パス入力を有する。ＭＤＰ４０の詳
細な説明において述べられるように、このパスは、デー
タ書き込み及び訂正動作のために用いられる。

【００６７】ＷＲＩＴＥ ＰＡＴＨ８２からのデータ・
パス出力はＤＲＭＩ８０へのデータ・パス入力に接続さ
れ、情報がそれを介してＭＳＥｓ３６に書き込まれるパ
スを提供する。ＷＲＩＴＥ ＰＡＴＨ８２からのデータ
・パス出力は、また、ＭＳＥｓ３６の中に書き込まれる
各バス・ワードに対するチェック・ビットを発生する書
き込みチェック・ビット発生器（ＷＣＢＧ）８６へのデ
ータ・パス入力に接続されており、ＷＲＩＴＥ ＰＡＴ
Ｈ８２からＭＳＥｓ３６の中に書き込まれるべきバス・
ワードとして提供されたデータと並列に、ＤＲＭ１８０
へのチェック・ビット書き込みパス入力を介してチェッ
ク・ビットを提供する。

【００６８】ＷＲＩＴＥ ＰＡＴＨ８２のデータ・ワー
ド出力は、また、ＭＤＰレジスタ（ＭＤＰＲｓ）８８へ
の入力として提供されて、何らかのＭＤＰ４０レジスタ
の書き込みを許容する。ＷＲＩＴＥ ＰＡＴＨ８２及び
ＭＤＰＲ８８の出力は、上述のようにＭＤＰＩ７６とイ
ンターフェースするＭＣインターフェース（ＭＣＩ）９
０への入力として提供され、ＭＤＰＩ７６と交換される
制御及びデータ信号を発生させるのに用いられる。示さ
れるように、ＭＤＰＩ７６と交換される制御及びデータ
信号は、更に、空のＦＩＦＯ上の要求された読み取り動
作又は一杯のＦＩＦＯ上の書き込み動作などのＷＲＩＴ
Ｅ ＰＡＴＨ８２を有するＦＩＦＯ又はＲＥＡＤ ＰＡ
ＴＨ９２を有するＦＩＦＯにおける誤りが存在する場合
を示すＦＩＦＯ誤り信号（ＦＩＦＯＥＲＯ＃）を含む。

【００６９】次にＭＤＰ４０を通るデータ出力パスを考
えると、ＤＲＭＩ８０を介してのＭＳＥｓ３６から読み
取られたデータ及びチェック・ビットは、ＥＤＡＣ８４
への入力として提供され、ＥＤＡＣ８４は、誤り検出及
び訂正動作を実行し、ＭＳＥｓ３６から読み取られたバ
ス・ワードに対して訂正されたデータ・ビットと、誤り
信号ＳＢＥ＃及びＭＢＥ＃を発生する。これらはすべ
て、ＲＥＡＤ ＰＡＴＨ９２への入力として提供され
る。

【００７０】ＲＥＡＤ ＰＡＴＨ９２は、本質的に、Ｍ
Ｍ１４から読み取られたデータをパイプラインするＦＩ
ＦＯであり、ＲＥＡＤ ＰＡＴＨ９２のデータ・ビット
出力はＸＡＭＰＤＩ７８に提供されて、要求されるよう
にＳＡ−ＭＰバス１２上に転送される。

【００７１】最後に、ＭＤＰ４０は、ＭＤＰ４０のある
動作を制御する状態機械（ＳＴＡＴＥ）９４を含む。示
されるように、ＳＴＡＴＥ９４は、ＸＡ−ＭＰバス１２
からＭＤＰ４０へのデータ転送をイネーブルするＭＣ３
８からのバスイン（ＢＩＮ＃）信号と、ＭＤＰ４０から
ＸＡ−ＭＰバス１２へのデータ転送をイネーブルするＭ
Ｃ３８からのバスアウト（ＢＯＵＴ＃）信号とを受け取
る。ＭＣ３８からのこの他の信号は、有効な肯定応答さ
れた書き込みサイクルを示すバス肯定応答信号（ＢＡＣ
Ｋ＃）と、ＭＤＰ４０を初期化する初期化（ＩＮＩＴ）
信号とを含む。ＳＴＡＴＥ９４は、また、ＭＣ３８か
ら、ＢＤＡＴＡ、ＭＧＯ及びＭＣＭＤを受け取るが、こ
れに関する更なる説明は、ＭＣ３８及びＭＤＰ４０の詳
細な説明においてなされる。

【００７２】以上でＭＭ１４の全体的な構成及び動作を
特にＭＣ３８とＭＤＰ４０とに焦点を合わせて説明した
が、以下では、ＭＭ１４の特定の機能及び動作について
説明する。

【００７３】３．記憶されたデータに対する誤り訂正 ＭＭｓ１４は、読み取り・訂正・再書き込みの動作によ
ってＭＳＥｓ３６に記憶されたデータの誤り訂正を行
い、その場合に、読み取り・訂正・再書き込みの動作
は、メモリ要素との間の情報の通常の読み取り及び書き
込みを遅延させないような態様で実行される。この点
で、既に、ＭＤＰ４０がメモリから読み取られた情報の
誤り検出及び訂正をＥＤＡＣ８４の動作を通じて行い、
ＷＣＢＧ８６の動作を通じてメモリに書き込まれる情報
に対してチェック・ビットを発生し、このチェック・ビ
ットはメモリの中に書き込まれ、情報と共に記憶される
ことは説明されている。

【００７４】ＭＤＰ４０がメモリからバス・ワードを読
み取りデータにおける誤りを検出する、すなわち、デー
タがそのデータに関連するチェック・ビットに従う場合
には、ＭＣ３８は、ＭＣＤＥを受け取り、ＥＤＡＣ８４
を介してＸＡ−ＭＰバス１２へ転送される誤りが訂正さ
れつつあるデータのアドレス位置を記して、この誤りア
ドレス情報（ＥＲＲＯＲ ＡＤＤＲ）を訂正行列（ＣＯ
ＲＲＱ）９６に記憶する。

【００７５】図６に示されているように、また既に説明
したように、メモリ要求、すなわち、実行されるべき動
作を示すコマンドと、読み取られる又は書き込まれるべ
き情報のアドレスとは、ＸＡＭＰＣＩ６２によってＸＡ
−ＭＰバス１２から受け取られ、メモリによって実行さ
れる場合にはＸＡＭＰＣＩ６２から成るパイプライン行
列に記憶され、ＭＣ３８とＭＤＰ４０とによって実行さ
れる。既に述べたように、バス・ワード及びキャッシュ
・ラインのメモリ読み取り動作は、順序付きの動作とし
て実行され、各動作は受け取られた順に実行される。Ｍ
Ｃ３８及びＭＤＰ４０の動作は、ＭＣ３８によって維持
されるペンディング要求行列（ＰＲＥＱＱ）９８の動作
を介して調整され、その場合に、ＭＣ３８はすべてのペ
ンディングな要求の識別（ＩＤ）を記憶する。ＭＤＰ４
０は、次に、実行されたものとして要求に関する情報を
提供し、この情報をＭＣ３８のＰＲＥＱＱ９８に提供
し、よって、ＭＣ３８とＭＤＰ４０との同期が維持され
ることを可能にする。

【００７６】ＸＡＭＰＣＩ６２、ＣＯＲＲＱ９６及びＰ
ＲＥＱＱ９８に関連しているのは、ＸＡＭＰＣＩ６２に
おけるペンディングな要求の状態をモニタしてペンディ
ングな要求の待ち行列がいつ空になるかを検出する動作
仲裁装置（ＯＰＡＲＥ）１００である。待ち行列が空で
ある場合には、ＯＰＡＲＥ１００はＣＯＲＲＱ９６をチ
ェックし、メモリが未訂正の誤りを含む何らかの記憶位
置を検出したかどうかを判断し、任意のそのようなアド
レスがＣＯＲＲＱ９６において待ち行列になっている場
合には、読み取り・訂正・再書き込み動作を実行する。
それぞれのそのような動作においては、ＭＤＰ４０は、
ＭＣ３８の制御動作と協力して、ＤＲＭＩ８０を介して
ＭＳＥ３６からのそのアドレス位置からデータを読み取
り、ＥＤＡＣ８４を介してデータを訂正し、ＷＲＩＴＥ
ＰＡＴＨ８２を介してデータを元に戻す。データは、
ＷＲＩＴＥ ＰＡＴＨ８２を通ってＷＣＢＧ８６まで通
過し、そこで新しいチェック・ビットが発生され、訂正
されたデータと新しいチェック・ビットとがＤＲＭＩ８
０を介してＭＳＥ３６に再度書き込まれる。ＯＰＡＲＥ
１００がＣＯＲＲＱ９６が一杯であることを検出した場
合でも、データ訂正動作は、上述の場合と待った駆動用
に行われるが、ペンディングな要求がある場合にも実行
される。

【００７７】ＭＭｓ１４は、よって、誤りを含む識別
（ＩＤ）及び位置を記憶しペンディングな要求がない場
合には読み取り・訂正・再書き込み動作を実行すること
によって、読み取り及び書き込み動作の実行に干渉せず
にＭＳＥｓ３６に記憶されたデータに関して誤り検出及
び訂正を実行する。

【００７８】ＭＤＰ４０の別の特徴を図５を参照するこ
とによって説明するが、そこでは、ＲＥＡＤ ＰＡＴＨ
９２のＦＩＦＯ空き信号出力によって提供されるバイパ
ス・パス・ゲート（ＢＰＧ）１０２の制御と共に、ＲＥ
ＡＤ ＰＡＴＨ９２の周囲のゲートされたバイパス・デ
ータ・パスが表されている。上述のように、ＲＥＡＤＰ
ＡＴＨ９２は、本質的にＦＩＦＯ行列であり、読み取り
要求動作の結果生じる情報及びパリティ・ビットは、そ
の待ち行列を介して実行された順にＸＡ−ＭＰバス１２
まで通過する。すべての要求が実行された場合には、待
ち行列は空になり、ＸＡ−ＭＰバス１２への転送が可能
になる前に新たな要求がＲＥＡＤ ＰＡＴＨ９２の待ち
行列を通過しなければならないが、これは複数のクロッ
ク・サイクルを要求し、待ち行列の深さ（ｄｅｐｔｈ）
に依存する。しかし、待ち行列が空である場合には、こ
の条件はＦＩＦＯ空き信号をＢＰＧ１０２にアサートす
るＲＥＡＤ ＰＡＴＨ９２によって検出され、ＢＰＧ１
０２は、ＲＥＡＤ ＰＡＴＨ９２の周囲に及び直接にＸ
ＡＭＰＤＩ７８にゲートすることによって応答し、ＭＣ
３８はＭＤＰ４０にＢＯＵＴ信号を送出して、データが
ＸＡ−ＭＰバス１２上に置かれることを要求し、よっ
て、要求された情報をＲＥＡＤ ＰＡＴＨ９２を介して
入手可能になるよりも１クロック・サイクルだけ早くＸ
Ａ−ＭＰバス１２に提供する。

【００７９】４．適合的（ａｄａｐｔｉｖｅ）メモリ・
タイミング ＭＭ１４は、ＭＭ１４の動作を適合させてＭＭ１４で用
いられる特定のＳＩＭＭ回路によって可能な限り最大の
動作速度が得られるような態様でメモリ動作を制御する
際に、ＭＣ３８によって発生されＭＣ３８及びＭＤＰ４
０によって用いられるメモリ動作タイミング信号の絶対
的及び相対的タイミングを適合的に変更する能力を更に
有している。制御可能な信号は、ＳＩＭＭタイミング信
号を含み、これには、ＭＣ３８のＤＲＡＭコントローラ
７２によって発生されるＲＡＳ、ＣＡＳ及びＷＥが含ま
れ、更に、ＭＣ３８によって発生されＭＣ３８及びＭＤ
Ｐ４０によって用いられＭＭ１４の動作を制御するそれ
以外のタイミング信号も含まれる。

【００８０】図７を参照すると、ＳＩＭＭ回路が、特定
のＳＩＭＭ回路の少なくともサイズと速度とを示す何ら
かのピン出力に符号化された値を提供することは周知で
ある。現在のシステムにおいては、ＳＩＭＭ回路のピン
を介して入手可能なこれらの符号化された値は、ＭＭ１
４のＭＳＥｓ３６の外に運ばれて、ＭＣ３８に利用可能
にされる。このシステムは、更に、ＭＭ１４の記憶位置
に置かれたプロフィール記憶装置１０４を含み、そこで
は、プロフィール記憶装置１０４は、ＭＳＥ３６に現れ
るＳＩＭＭグループの各タイプに対してプロフィール１
０６を含み得る。

【００８１】各プロフィール１０６は、ＳＩＭＭモジュ
ールの対応するタイプのタイミング特性を表す値の組を
含み、そこでは、このタイミング特性は種々の最大ゲー
ト遅延、再充電時間、ＳＩＭＭモジュールの内部回路の
タイミング・イベント間隔を表す。現在のシステムで
は、タイミング特性の値は、ナノ秒などの時間の単位で
は表されず、ダブル速度クロックでのカウントのような
ＳＩＭＭモジュールの比較タイミング特性を表す値であ
る。しかし、このタイミング特性値は、ＳＩＭＭモジュ
ールとＭＭ１４において用いられる基本クロックとの両
方のタイミング特性を容易に表しタイミング信号を発生
するように選択される。

【００８２】システムの初期化においては、ＭＣ３８
は、ＳＩＭＭモジュールのピン出力から提供されるＳＩ
ＭＭモジュール符号化されたタイミング特性値を読み取
り、その符号化された値を用いて対応する１つ又は複数
のプロフィール１０６をプロフィール記憶装置１０４か
ら選択し読み取る。タイミング特性値は、次に、ＭＭ１
４のＭＣ３８におけるタイミング計算装置１０８に提供
される。タイミング計算装置１０８には、各ＳＩＭＭ動
作を実行するのに必要になる最大時間間隔を計算するの
に必要な計算機能が備わっており、これはたとえば、１
つのＲＡＳ信号と次のＲＡＳ信号との間で生じなければ
ならない最大時間、書き込みイネーブル信号と書き込み
イネーブル信号の結果との間で生じ得る最大時間などで
ある。

【００８３】タイミング計算装置１０８は、ＳＩＭＭの
動作において生じ得るタイミング・イベントの時刻を表
すタイミング制御値の組を計算して提供し、その場合
に、各タイミング・イベントはタイミング信号によって
表され、タイミング制御値は、ＳＩＭＭ動作を制御する
のに用いられるＭＭ１４の内部クロックのクロック周期
の単位を有する。このシステムにおいては、タイミング
・イベントは、「絶対」時間及び「相対」時間の両方と
して決定すなわち計算され、「絶対」イベントが生じる
時刻はメモリ動作サイクルの開始を表すＴ₀ に対して決
定され、「相対」イベントは前のイベントに対して決定
される。たとえば、ＲＡＳ及びＣＡＳ信号が生じる時刻
は、メモリ・サイクルのＴ₀ 開始に対する絶対イベント
として決定され、他方で、ＷＥが生じる時刻すなわちデ
ータがＳＩＭＭモジュールから現れる時刻は、ＲＡＳ及
びＣＡＳ信号の生起などの前のイベントに対して決定さ
れ得る。

【００８４】次に、タイミング制御値がＤＲＡＭコント
ローラ７２に提供され、ＤＲＡＭコントローラ７２によ
って用いられて、ＲＡＳ、ＣＡＳ及びＷＥなどの実際の
タイミング信号をＳＩＭＭモジュールに発生する。

【００８５】本発明の別の実施例では、システム初期化
においてタイミング計算装置１０８を介してタイミング
値を計算するのではなく、各プロフィールに対するタイ
ミング値を予め計算し、タイミング値をＤＲＡＭコント
ローラ７２に単にロードすることが好ましい。

【００８６】このシステムのこの実施例では、システム
内の各ＭＭ１４は１つのプロフィール１０６を用い、そ
の特定のＭＭ１４に含まれる最低のＳＩＭＭモジュール
にマッチするプロフィールを選択する。別の実施例で
は、１つのＭＭ１４内で複数のプロフィール１０６を用
いてＭＳＥ３６内に異なるＳＩＭＭを備えることが可能
である。この後者の場合では、ＤＲＡＭコントローラ７
２は、ＤＲＡＭコントローラ７２に関連するレジスタの
組において可能なタイミング値の２つ又はそれより多く
の細を記憶し、アクセスされるアドレス位置に依存する
すなわち現にアクセスされているＳＩＭＭモジュールの
タイプに依存するタイミング値の組を選択する。

【００８７】本発明の更に別の実施例では、プロフィー
ル１０６に含まれるタイミング特性値は、更に、データ
・バス２６又はＸＡ−ＭＰバス１２のデータ送信速度を
反映するタイミング特性値を含み、これらの値は、ＤＲ
ＡＭコントローラ７２に提供されるタイミング制御値を
計算する際に用いられる。更に別の構成では、１つのシ
ステムの中のデータ・バス２６が異なる送信速度を有す
ることがあり、プロフィール１０６は、それらの異なる
転送速度に対してタイミング特性値を含む。この場合に
は、やはり、ＤＲＡＭコントローラ７２にはタイミング
制御値の複数の組が与えられこれらを用い、任意のメモ
リ・サイクルの間に用いられる値は、どのデータ・バス
２６に情報が書き込まれる又はどのデータ・バス２６か
ら情報が読み取られるかに依存する。

【００８８】最後に、上述のように、ＭＳＥ３６は、２
つのパーティションとして当初構成され、よって、ＭＳ
Ｅｓ３６からの読み取り及びＭＳＥｓ３６への書き込み
は、イネーブルされる場合には、すなわち、ＭＳＥｓ３
６の別の部分へ又はその別の部分に一般にインターリー
ブされ、よって、ＭＳＥｓ３６への及びＭＳＥｓ３６か
らの全体的なデータ転送速度を増加させる。このシステ
ムのこの実施例では、メモリ・サイクルのインターリー
ブすなわちメモリ・サイクルのＭＳＥｓ３６のパーティ
ションへの交換は、プロフィール１０６において提供さ
れたタイミング特性値によって制御され、一方がＭＳＥ
３６のＳＩＭＭアレーの各パーティションにタイミング
信号を与える２つの有効なＤＲＡＭコントローラ７２に
よって実行される。この場合には、コントローラのそれ
ぞれによって発生されるタイミング信号の一方は、他方
のコントローラに提供されるタイミング信号であり、こ
の他方のコントローラすなわちＴ₀ タイミング信号のメ
モリ・タイミング・サイクルを開始する。

【００８９】したがって、各コントローラは、他方のコ
ントローラによって発生される、それ自身のタイミング
・サイクルの結論と次のタイミング・サイクルの開始と
の間の間隔を決定し、よって、タイミング・サイクルの
インターリーブを制御する。各コントローラによって発
生されたタイミング・サイクルの開始イベントは、他方
のコントローラに対する開始イベントを発生するコント
ローラのタイミング・サイクルの間の任意の時刻に生じ
るように計算され、タイミング・サイクルのオーバラッ
プ又は非オーバラップの任意の程度又は周期を許容し、
タイミング・サイクルのインターリーブはプロフィール
情報によって決定される。

【００９０】最後に、タイミング計算装置１０８とＤＲ
ＡＭコントローラ７２とは、システム１０のこの構成に
おいては、２状態マシンとして実現される。

【００９１】ＭＭ１４の更なる特徴においては、ＤＲＡ
Ｍコントローラ７２によって制御されるパーティション
のリフレッシュ・サイクルは、個別に制御され、パーテ
ィションのＤＲＡＭのリフレッシュ・サイクルは、スタ
ガーされてリフレッシュにより消費されるピーク電力を
減少させ、これは、一度にパーティションのすべてのＤ
ＲＡＭを読み取ることを含む。リフレッシュ制御ビット
は、ＤＲＡＭコントローラ７２内に読み取られ及びＤＲ
ＡＭコントローラ７２に提供され、リフレッシュ・サイ
クルのタイミングを制御する。

【００９２】５．順序付きおよび順序の無いバス転送 上述されたように、ＸＡ−ＭＰバス１２上の情報転送の
最初のモードは順序付き動作によりそしてバス・ワード
とメモリからの貯蔵物ライン・リードのために使用され
る。メモリ以外の機能ユニットは要求に応答するが、プ
ロセッサ・ユニットがその貯蔵庫のなかの要求されたデ
ータの修正されたコピーを保持する時に、ＭＣＩ命令を
主張することによりメモリ中の読取り要求を取消しそし
て要求がメモリ以外の別の機能ユニットおよび順序の無
い転送により遂行されるであろうことを要求者に知らせ
る。

【００９３】上述されるように、順序付き転送は、要求
がバスの上に置かれている順序付きのメモリにより応答
し、そしてＸＡ−ＭＰバス１２の要求者利得コントロー
ラおよびＡＤＤＲバス２８上に要求された情報のアドレ
スを、制御信号と共に置くことにより初期化される。各
機能ユニット中の順序付けされた要求キューの動作を介
し、他の機能と独立して、各機能ユニットは自己の順序
付きメモリ要求を追跡する。各機能ユニット中の順序付
き要求キューは、その機能ユニットであるか別の機能ユ
ニットであるかにかかわらず、メモリ読取りのための自
己の要求とメモリからの全ての順序付の転送を許容し、
メモリからの順序付の転送が自己の要求のひとつに応答
してＸＡ−ＭＰバス１２の上に現れる時を検出する。機
能ユニットは、それからＸＡ−ＭＰバス１２からデータ
を受け取ることにより応答しても良い。応答者が要求さ
れた情報とバス制御信号を、順序付き要求が受信されそ
して情報の受信をさらに確認することを要求されない順
序で、ＸＡ−ＭＰバス１２上に乗せることのみを要求さ
れる分割バス動作の応答部分において、順序付き転送
は、情報要求者と情報提供者の間に実行される初期接続
手順の通常の順序を省く。

【００９４】この記述に含まれる資料を含む、今述べら
れた本発明の実施例の記述の他のセクションで述べたよ
うに順序付きバス動作の実行を簡単に検討して要約する
と、機能ユニットのバス・インターフェース制御ユニッ
トは、情報のアドレスをＡＤＤＲバス２８に、バス・ワ
ード用の条件付き命令をＣＭＤ３０上の貯蔵物ラインま
たは２重貯蔵ライン上に乗せそして命令ストローブ（Ｃ
Ｓ）を王張することにより情報要求をＸＡ−ＭＰバス上
に乗せるであろう。そのアドレス・スペースが要求のア
ドレスを含むＭＭ１４は、そのアドレス・スペース内に
あるとして要求を識別しそしてＡＣＫを主張するＭＭ１
４により指示されるように、要求を受取ることにより応
答するであろう。

【００９５】他の機能ユニットにより主張されるＭＣＩ
命令により取消されないならば、メモリは要求をＭＣＦ
ＩＦＯ６８キュー中に配置して受信された順序で実行さ
れる。ＭＣ ＦＩＦＯ６８に記憶された要求情報は、要
求された動作の型および要求された情報のアドレスを含
んでいる。もし要求がＭＣＩ命令により取消されるなら
ば、要求は取消されそしてＭＣ ＦＩＦＯ６８に配置さ
れないであろう。

【００９６】要求が最終的にＭＣ ＦＩＦＯ６８により
実行されるならば、メモリは１以上のバス転送において
要求された情報をデータ・バス２６の一つに乗せる。メ
モリはまた、データ・バス２６の情報に依存して提供さ
れるＯＲＤ＃０またはＯＥＤ＃１信号、そしてデータ・
ストローブ（ＤＳ）を主張することを含む、適切な制御
信号を転送の開始時にバス上に主張する。

【００９７】元の要求機能ユニットのバス・インターフ
ェース制御要素は、ＸＡ−ＭＰバス１２に現れる全ての
順序付け応答の発生を検出するように、ＣＭＤバス３０
およびＯＲＤ制御ラインを監視することによりＸＡ−Ｍ
Ｐバス上の順序付け応答を発生を検出するであろう。も
し応答がＸＡ−ＭＰバス１２により早く乗せられている
順序付け要求に対応しているならば、情報が送られるデ
ータ・バス２６からの該情報を受取りそしてデータ・ス
トローブにより指示されたようにデータ・バス２６から
の情報を読取ることにより、機能ユニットは応答するで
あろう。

【００９８】システム１０のこの実施例においては、メ
モリだけがオペレーション・キューをＭＣ ＦＩＦＯ６
８に有し、このメモリだけが一度に１つよりも多い未処
理リクエストを収納することができる。従って、このメ
モリ以外の機能ユニットは、それらの未処理リクエスト
を記憶するために、それらのバス・インターフェース制
御エレメントにただ１つのレジスタまたはメモリが必要
になる。しかし、別の実施例として、各機能ユニットの
バス・インターフェース制御エレメントにリクエスト・
キューを与えて複数の未処理リクエストを記憶させるこ
とができる。この構成においては、各機能ユニットのイ
ンオーダー・リクエスト・キューは各ＭＭ１４における
インオーダー・リクエスト・キューと同じ態様で拡張す
ることができる。

【００９９】メモリ及び他の機能ユニットのバス制御イ
ンターフェースの構成及び動作について前述したので、
次にメモリ及び各機能ユニットのインオーダー・キュー
について述べることによって、メモリ及びインオーダー
・キューによって動作し信号のやり取りをする機能ユニ
ットの機能エレメントは、特にメモリ及び他の機能ユー
ットの説明を参照することによって、理解されるであろ
う。

【０１００】次に図８を参照すると、機能ユニットにお
けるインオーダー・キュー及びメモリにおけるインオー
ダー・キューの機能ブロック図が示される。ここで、各
機能ユニットのバス制御インターフェース・エレメント
及び各ＭＭ１４の各ＭＣ３８内にインオーダー・キュー
があることに注目すべきである。

【０１０１】図示のごとく、機能ユニットにあるインオ
ーダー・リクエスト・キューはファンクショナル・ユニ
ット・インオーダー・キュー（ＦＵＩＱ）１１０として
識別され、ＭＣ３８にあるインオーダー・リクエスト・
キューはメモリ・インオーダー・キュー（ＭＩＱ）１１
２として識別される。その各々は、リクエスト・キュー
とレスポンス・キューから構成され、それぞれファンク
ショナル・ユニット・リクエスト・キュー（ＦＵＲＥ
Ｑ）１１４、メモリ・リクエスト・キュー（ＭＲＥＱ）
１１６、ファンクショナル・ユニット・レスポンス・キ
ュー（ＦＵＲＳＱ）１１８、及びメモリ・レスポンス・
キュー（ＭＲＳＱ）１２０と呼ばれる。ＦＵＲＥＱＩ１
４は機能ユニットによって与えられるインオーダー・リ
クエストを追跡し、ＭＲＥＱＩ１６はＭＭ１４のための
ＭＩＣ３８によって受入れられたインオーダー・リクエ
ストを追跡し、ＦＵＲＳＱ１１８はいずれかのＭＭ１４
からＸＡ−ＭＰバス１２に現れたインオーダー・レスポ
ンスを追跡し、ＭＲＳＱ１２０はいずれかのＭＭ１４か
らＸＡ−ＭＰバス１２に現れたインオーダー・レスポン
スを追跡する。

【０１０２】最初にＦＵＩＱ１１０を参照すると、機能
ユニットのファンクショナル・ユニット・バス・コント
ロール・インターフェース（ＦＵＢＣＩ）１２２は、前
述したようにＸＡ−ＭＰバス１２上にインオーダー・リ
クエストを配置し、その各インオーダー・リクエストの
配置時に、リクエスト（ＲＥＱ）の指示をＦＵＲＥＱ１
１４に挿入する。ＦＵＲＥＱ１１４は、例えば、単一ビ
ット幅のラップ・アラウンド・シフト・レジスタで構成
して、出力を入力に戻して接続することが可能であり、
それによってリクエストは充填されるまでループを回転
する。この構成においては、リクエスト指示ＲＥＱの挿
入は、シフト・レジスタの入力に１ビット、例えば論理
「１」を与えることによって行われる。ＦＵＢＣＩ１１
２は、いずれかの機能ユニットによってＸＡ−ＭＰバス
１２上に配置された各インオーダー・リクエストを検出
し、ＸＡ−ＭＰバス１２上にインオーダー・リクエスト
が現れる毎にＦＵＲＥＱ１１４をクロックすることによ
って、ＦＵＲＥＱ１１４におけるＲＥＱ指示がシフト・
レジスタに沿って移動され、ＲＥＱ指示の位置は、イン
オーダー・リクエストの相対順位を表すことになり、そ
の相対順位によって他のすべての機能ユニットによって
作成される他のすべてのインオーダー・リクエストに対
するその機能ユニットを表す。

【０１０３】ＦＵＩＱ１１０は、ＦＵＲＳＱ１１８のオ
ペレーションによってＸＡ−ＭＰバス１２上に現れるイ
ンオーダー・レスポンスを追跡し、ＦＵＲＳＱ１１８
は、ＦＵＢＣＩ１２２がＸＡ−ＭＰバス１２上のＭＭ１
４からのインオーダー・レスポンスを検出する毎に機能
ユニットＦＵＢＣＩ１２２によってクロックされる。そ
れに応答して、ＦＵＲＳＱ１１８はポインタ（ＯＲＤ
Ｐ）を発生し、そのポインタはインオーダー・レスポン
スのシーケンスの中から最新のインオーダー・レスポン
スの出現を識別する。ＦＵＲＳＱ１１８及びＭＩＱ１１
２内の類似のＭＲＳＱ１２０は、図８においては、最新
レスポンスを表す１ビットを移動させる回転シフト・レ
ジスタとして示されるが、その代わりにカウンタを使用
することも可能であり、そのカウンタの数出力は、常に
レスポンス・シーケンスにおける最新レスポンスを示す
ことになる。

【０１０４】ＦＵＲＥＱ１１４における各ＲＥＱ指示の
位置は、ＣＯＭＰＡＲＥ１２２によってＦＵＲＳＱ１１
８からのＯＲＤＰと比較され、ＲＥＱ指示の位置がＯＲ
ＤＰによって示される最新レスポンスと一致することが
検出されると、オウン・レスポンス（ＯＰＷＮＲＥＳ）
出力がＦＵＢＣＩ１２２に発生され、その出力は最新イ
ンオーダー・レスポンスが機能ユニットによってそれよ
り前に与えられたインオーダー・リクエストに一致する
ことを示す。

【０１０５】従って、要約すれば、ＦＵＲＳＱ１１８
は、ＸＡ−ＭＰバス１２上の適切な順の応答の逐次的な
発生を追跡し表示する。一方ＦＵＲＥＱ１１４は、ＸＡ
−ＭＰバス１２上に送出された適切な順の逐次的要求の
中の機能ユニット自体の適切な順の要求の位置を追跡し
表示する。そしてＦＵＲＳＱ１１８とＦＵＲＥＱ１１４
の同時発生は、機能ユニットによる適切な順の要求の送
出に対応する適切な順の応答を表示する。

【０１０６】ＭＩＱ１１２を参照すると、各ＭＭ１４は
他のＭＭ１４と独立に適切な順の動作を実行するので、
各ＭＭ１４は、ＸＡ−ＭＰバス１２上に有る全てのＭＭ
１４のより実行される適切な順の動作に関連するそれ自
身の適切な順の動作を追跡し表示することを要求され、
同時に各ＭＭ１４は、それ自身のアドレス空間に向けら
れた適切な順の要求を認識して受け入れ、かつその要求
に応答する。

【０１０７】ＭＩＱ１１２はＦＵＩＱ１１０とほとんど
同じ仕方で動作し、ＭＲＳＱ１２０はＦＵＲＳＱ１１８
と同じ仕方でＸＡ−ＭＰバス１２上に現れた全ての適切
な順の応答を追跡する。しかしながら、ＭＲＥＱ１１６
は、他の全ての適切な順の要求に関連するＭＭ１４によ
り受け入れられた適切な順の要求を追跡し、要求が受け
入れられたことの表示（ＭＹＲＥＱ）をＭＲＥＱ１１６
が要求を受け入れる度に、ＭＲＥＱ１１６へ置く。ＭＣ
３８は、ＸＡ−ＭＰバス１２上に現れた各適切な順の要
求を検出し、適切な順の要求が任意のＭＭ１４によって
受け入れられる度に、すなわちＭＣＩによって取り消さ
れない適切な順の要求の発生の度に、ＭＲＥＱ１１６を
クロックする。説明したように、ＭＲＥＱ１１６は従っ
て、ＭＭ１４によって受け入れられた種々のＭＹＲＥＱ
表示を含み得、従ってＭＲＥＱ１１６は、ＸＡ−ＭＰバ
ス１２上に現れた各適切な順の要求の一連の発生を表
し、ＭＭ１４によって受け入れられた各要求がＭＹＲＥ
Ｑによって表され、かつ他のＭＭ１４によって受け入れ
られた各要求が論理「０」のような他の表示によって表
される、一連の要求表示を含み得る。

【０１０８】ＭＲＳＱ１２０のＯＲＤＰ出力とＭＲＥＱ
１１６からのＭＹＲＥＱの同時発生が有ると、これは、
それがシステム１０のＭＭ１４によって受け入れられた
次の適切な順の要求であることを表すので、ＦＵＩＱ１
１０と同じ仕方で、ＣＯＭＰＡＲＥ１２４は自己要求
（ＯＷＮＲＥＱ）出力を与え、それによってＭＭ１４が
そのＭＣ ＦＩＦＯ６８内に記憶していた対応する適切
な順の要求を実行するべきことを表示する。そのＭＭ１
４のＭＣ３８は、その要求を実行することによってその
ＯＷＮＲＥＱに応答する。

【０１０９】適切な順の動作や乱れた順の動作の実行の
これ以上の説明は、システム１０のこの説明の一部であ
る参考資料を含む、他のセクションに有る。

【０１１０】６．アドレス空間のマッピング 前述のように、システム１０は、全てのデータ、プログ
ラム及びバス動作に関連するシステムの情報記憶機能が
単一のアドレス空間を使用するようにして、そのような
単一のアドレス空間で全ての動作を実行することによっ
て統合環境を提供する。そのような情報記憶機能は、例
えばＭＭ１４内のメモリー空間、プロセッサーユニット
４２のレジスター及び、ビデオコントローラやＩ／Ｏデ
バイスの表示メモリーやオペレーティングシステム及び
パーソナルコンピュータで通常用いられるＲＯＭ ＢＩ
ＯＳのようなＢＩＯＳの記憶に必要な空間のような、他
の情報記憶機能を含み得る。

【０１１１】しかしながら、バスに関連する情報記憶の
管理はシステムの機能ユニットに分散されており、その
ため、例えばＭＭ１４は、ＭＳＥ３６によってデータや
プログラムを記憶するのに用いられるアドレス空間内の
アドレス位置を管理することができる。同様の仕方で、
ＰＭ１６は機能上ＰＭ１６のバス関連レジスターによっ
て占有されているアドレス空間位置を管理することがで
き、一方ＢＭ１８はビデオディスプレイコントローラに
よって用いられるアドレス空間位置や読み出し専用メモ
リー及びＲＯＭ ＢＩＯＳのようなプログラムやデータ
を記憶するための他のメモリーのアドレス空間位置を管
理することができる。

【０１１２】単一のシステムアドレス空間の管理は、Ｐ
Ｍ１６レジスター、ＭＭ１４内の物理的記憶位置、ＲＯ
Ｍ ＢＩＯＳ用のＲＯＭ内に与えられた記憶やビデオデ
ィスプレイコントローラ用のビデオメモリーのような種
々の記憶手段をアドレス空間内にマッピングによって本
来実行される。従ってシステム１０においては、各機能
ユニットはそのバス動作関連記憶空間を単一のシステム
アドレス空間にマッピングすることができる。このマッ
ピングの一例は、以前にＰＭ１６レジスターをシステム
アドレス空間にマッピングすることに関連して論及し
た。

【０１１３】このプロセスは、図９に機能的かつ図解的
に示されており、該図９はそれぞれの機能ユニットで実
行される基本的なマッピング機能を示している。ここで
説明する機能が、メモリ・レジデント・テーブルまたは
プログラムされたゲート・アレイを介する等の、多数の
手法で実行することができるが、実行される基本的な機
能が、それぞれの実行に対してほほ同一であることは、
明らかであろう。

【０１１４】図９は、機能ユニットにおいてマッピング
を実行し、かつ、ＸＡ−ＭＰバス（ＸＡＭＰ ＡＤＤ
Ｒ）１２を介してシステム・メモリに供給されるシステ
ム・メモリ・スペース・アドレスと、それぞれの機能ユ
ニット中の、図９において機能ユニット・メモリ・スペ
ース（ＦＵＭＳ）１２８として表している、１つまたは
複数の記憶スペースとの関連づけを実行するためのアド
レス・スペース・マップ（ＡＳＭＰ）１２６の使用態様
を示している。

【０１１５】図示されているように、それぞれのＦＵＭ
Ｓ１２８は、メモリ・スペース・サブスペース（ＭＳＳ
Ｓ）１３０として構築すなわち仕切って構成することが
でき、ＭＳＳＳ１３０は、ＭＭ１４のＭＳＥ３６のよう
に、単一のメモリ・スペース内の隣接領域を表してい
る。また各ＦＵＭ１２８は、ＲＯＭ ＢＩＯＳに対する
個別のＲＯＭ及びビデオ・ディスプレイ・コントローラ
に対するビデオ・メモリ等の、メモリ内の個別の位置及
び機能ユニットにアクセス可能な記憶スペース内に仕切
って構成することもできる。

【０１１６】ＡＤＭＰ１２６は、機能ユニット・メモリ
・スペースのそれぞれのＭＳＳＳ１３０に対するマップ
・エントリ（ＭＰＥ）１３２を含んでおり、それぞれの
ＭＰＥ１３２は、ＸＡＭＰ ＡＤＤＲアドレスによって
表されるように、システム・アドレス・スペースのアド
レスまたはアドレス・レンジに対応している。

【０１１７】それぞれのＭＰＥ１３２に含まれる情報
は、ある特別の機能ユニットに依存しており、該特別の
機能ユニットに対してアドレス・スペース・マッピング
が実行され、該情報は、ＸＡＭＰ ＡＤＤＲアドレスま
たはアドレス・レンジに対応しているメモリ・スペース
（ＭＳＳＳＯ１３０）を該機能ユニットが含んでいるこ
とを表す、ビット１３４として表される少なくとも１つ
のビットを含んでいる。ビット１３４は、例えば、ＭＭ
１４において用いられ、ＭＭ１４が、メモリ読み出し要
求の一部分としての、ＸＡ−ＭＰバス１２を介して供給
されるアドレスによって示される情報を含んでいるメモ
リ・スペースを含んでいることを検出するために用いら
れる。

【０１１８】この例についてさらに説明すると、それぞ
れのＭＰＥ１３２は複数のビットすなわちフィールドを
さらに含んでおり、該フィールドは、行、列、及び対応
するメモリ位置を含んでいるＳＩＭＭモジュールのグル
ープを識別する情報を含んでいる。したがって、アドレ
ス位置が所定のＭＭ１４内にあるかどうかを高速で識別
するとともに、行、列、及びアドレス指定情報を含むＳ
ＩＭＭモジュールのグループ番号を同時に供給すること
によって、ＳＩＭＭモジュールにおける物理的位置にＸ
Ａ−ＭＰバス１２上のメモリ要求中のアドレスを、ＭＰ
Ｅ１３２からの情報が同一速度で変換することができ
る。そしてこの情報は、ＤＲＡＭコントローラ７２に供
給され、それにより、ＳＩＭＭモジュール内のアドレス
指定された位置からの読みだし動作を、遅延なく実行す
ることができる。

【０１１９】システム１０の機能６ユニットにおいて提
供されたアドレス・スペース・マッピング動作の別の例
においては、システム・アドレス・スペースに関連して
ＭＳＳＳ１３０のアドレス配置をオフセットすることが
望ましい。このような場合の一例として、システムすな
わちプロセッサのレジスタ等のような特殊の対象物に対
するある下位アドレスを反転する必要があるが、ＭＭ１
４がＳＩＭＭのメモリ位置で構成された隣接するアドレ
ス・スペースを含む場合が考えられる。この例において
は、ＭＭ１４の外部の機能ユニットが、反転されるべき
アドレス位置を識別するためのレジスタを含み、ＭＭ１
４のＭＰＥ１３２をオフセットの順位でＡＤＭＰ１２６
に入れ込むことができ、それにより、ＭＭ１４において
実行されるメモリ位置マッピングに、システム・アドレ
ス・スペースにおける自動オフセットを提供することが
できる。同様に、ＳＩＭＭからのコード化サイズ情報が
システムにおいて用いられて、それぞれのＭＭ１４に関
するＡＤＭＰ１２６のオフセットを発生することがで
き、それにより、メモリ位置マッピングに対するそれぞ
れのＭＭ１４のアドレス・スペースが、個別のＭＭ１４
のメモリ位置をマッピングして隣接するアドレス・スペ
ースを形成するように、オフセットされる。

【０１２０】必要に応じ、機能ユニットのアドレス・マ
ッピング要求に応じて、ＭＰＥ１３４に含まれる情報を
機能ユニットの間で異ならせることができ、このような
例は、ＭＭ１４のメモリ位置のマッピングと比較する
と、プロセッサ・ユニット４２のマッピングである。他
の機能ユニットにおいて、情報は例えば、対応するメモ
リすなわち記憶位置が書き込み不能すなわち読み出し専
用であるかどうかに、依存するようにすることができ
る。

【０１２１】最後に、システム１０の現在の実施態様に
おいては、機能ユニットに対するアドレス・マッピング
は、システムの初期化時に実行されるか、またはその直
前に実行され、記憶され、そしてシステムの初期化時に
機能ユニットのＡＤＭＰ１２６にロードされる。

【０１２２】７．バス・アクセス・アービトレーション 先に述べたように、システムの機能ユニット間に分布さ
れるシステム機能の間には、システムの機能ユニットに
よるＸＡ−ＭＰバス１２への争い（ｃｏｎｔｅｎｔｉｏ
ｎ）及び仲裁がある。

【０１２３】システム１０の機能ユニットは「スライ
ス」とも称されるが、該機能ユニットのそれぞれは、仲
裁ライン（ＡＲＢ）３２に接続された仲裁ロジックを含
み、相対的優先基準に基づいてＸＡ−ＭＰバス１２への
アクセスに対して争う。それぞれの優先度はＸＡ−ＭＰ
バス１２に沿った「スライス」の位置によって決定され
る。

【０１２４】図１０には、システム１０の仲裁機構が図
解的、機能的に表示されている。既に述べたように、仲
裁は、複数の仲裁ライン（ＡＲＢ）３２を介して実行さ
れ、ＴＹＵＵＳＡＩラインはＡＲＢ３２−０〜ＡＲＢ３
２−９で示されている。システム１０のそれぞれのスラ
イスすなわち機能ユニットは、図１０においてはＳＬＩ
ＣＥ１３４−０〜ＳＬＩＣＥ１３４−９として表され、
したがって、システム１０がスライスすなわち機能ユニ
ットを有するものとして示されている。図１０の上部に
は、ＳＬＩＣＥ１３４からＡＲＢ３２への接続が図示さ
れており、図１０の下部には、１つのＳＬＩＣＥ１３４
における仲裁ロジックの機能ブロック図が示されてい
る。

【０１２５】図示されているように、ＳＬＩＣＥ１３４
それぞれに対する仲裁ロジックは、それぞれのＡＲＢラ
イン３２に接続された入力を有する仲裁信号ラッチ（Ａ
ＲＢＬ）１３８と、同様にＡＲＢライン３２のそれぞれ
に接続された入力を有する仲裁マスク・レジスタ（ＡＲ
ＢＭ）１３８と、仲裁コントロール（ＡＲＢＣ）１４０
とを含んでいる。ＡＲＢＣ１４０は、ＳＬＩＣＥ１３４
に対応しているＡＲＢライン３２に接続され、自身のＡ
ＲＢライン３２上にＳＬＩＣＥのＡＲＢ信号をアサート
する。

【０１２６】図１０に図示されているように、スライス
１３４それぞれからＡＲＢライン３２への接続は、ＡＲ
ＢＭ１３８への入力接続に関しては、他のＳＬＩＣＥ１
３４に関してシフトされている。すなわち、それぞれの
ＳＬＩＣＥ１３４のＡＲＢＭ１３８は、ＡＲＢ３２−
０、ＡＲＢ３２−１・・・に接続された入力を有してい
る。これらのシフトされた接続は、ＡＲＢライン３２と
ＳＬＩＣＥ１３４との接続交差部に示した丸印によっ
て、図１０にシンボル化されて示されている。これらの
丸印は、ＡＲＢライン３２とＡＲＢＭ１３８への第１の
ビット入力との間の接続を示しており、順次増大する番
号がつけられた接続の方向は、丸印の側の矢印によって
示されている。ＡＲＢライン３２への接続は、「ラッピ
ング・アラウンド」によって、それぞれのＳＬＩＣＥ１
３４の入力に番号順に交差し、それにより、ＡＲＢライ
ン３２のそれぞれが、それぞれのＳＬＩＣＥ１３４のＡ
ＲＢＭ１３８入力に接続される。それぞれのＡＲＢライ
ン３２はまた、ＡＲＢＬ１３６の入力に接続されている
が、これは非シフト接続である。

【０１２７】システム１０の現在の実現態様において
は、低い優先度のスライスを含んでいるＰＭ１６で、最
も高い優先度のスライスにＢＲＩＤＧＥ５６が割り当て
られる。この割り当ては固定的なものではないが、任意
の機能ユニットを任意のスライス位置に割り当てること
ができる。スライス位置とスライスの相対的優先度とが
システムの初期化の時点で決定され、システム・マスタ
機能ユニット、これは通常ＢＲＩＤＧＥ５６であるが、
該ユニットがＡＲＢＣ１４０からのＡＲＢ信号出力に論
理レベルをアサートする。ＡＲＢライン３２とＡＲＢＭ
１３８の入力とがシフト接続されているため、マスタ・
ユニットからの論理レベルは、ラッチのＡＲＢＣＭ１３
８を横切る一連の入力に現れ、また、任意のスライスの
ＡＲＢＭ１３８入力に論理レベルが現れる入力が、スラ
イス番号としたがってスライスの相対的優先度とを決定
する。ＡＲＢライン３２の入力はラッチされて、それぞ
れのスライスのＡＲＢＭ１３８に記憶され、以下に説明
するように、ＸＡ−ＭＰバス１２へのアクセスの時点を
決定するときに「マスク」としてそれぞれのスライスに
よって後に用いられる。

【０１２８】ＡＲＢライン３２にただ１つのスライスが
アサートされた場合には、そのスライスはＸＡ−ＭＰバ
ス１２のコントロールを受け、かつ仲裁は要求されな
い。しかしながら、複数のスライスが同一のバス・クロ
ック・サイクルの間にＡＲＢ信号をアサートした場合に
は、これらのスライスは、バスに最初にアクセスするス
ライスがどれであるかを決定するために、仲裁される。
これに関連し、仲裁機構は、クロック・サイクル毎にＡ
ＲＢ信号をＳＲＢＬ１３６にラッチして、ＡＲＢＣ１４
０において仲裁動作を実行する。

【０１２９】もし多数のスライスが同じクロックサイク
ルの間にそれらのＡＲＢ信号をアサートしたとき、それ
らのスライスは、１つの“グループ”を形成し、このグ
ループは、それらの間でＸＡ−ＭＰバス１２の制御を保
持するが、この保持は、それらのＡＲＢ信号のアサート
を各々がそのバスへのアクセスを得るまで続け、そして
各々が、そのバス動作を実行し終えた後にそのバスへの
アクセスを放棄しそれらのＡＲＢ信号を解放する、とい
うことにより行う。１グループを形成するスライス間で
のバスアクセスの選択及びシーケンスは、システム初期
化時に各スライスのＡＲＢＭ１３８に記憶された“マス
ク”を介して行う。１グループ内の各スライスは、各ク
ロックサイクル時に、そのマスクを、そのＡＲＢＬ１３
６内にラッチされた現在のＡＲＢ信号（これらは、各ク
ロックサイクル時に再びラッチされる）と比較する。こ
の動作は、通常、そのスライスのマスクを現在ラッチさ
れているＡＲＢ信号と論理的にＡＮＤ演算することによ
り行う。もしあるスライスのＡＲＢＣ１４０が、そのス
ライスのＡＲＢＬ１３６内に現在ラッチされているＡＲ
Ｂ信号をもつより高い優先順位のスライスがあること、
を発見した場合、そのスライスは、優先権並びにバスの
制御を、その高優先順位のスライスに譲る。

【０１３０】上記グループ内の各スライスは、次に、各
連続するクロックサイクル時にそれらの間で、バス制御
の獲得について、各高優先順位のスライスがそのバス動
作を完了したときのそれらの相対的優先順位に従って仲
裁を行う。各スライスは、そのバス動作を終えると、バ
スの制御を放棄し、そしてそのＡＲＢ信号のアサートを
止める。

【０１３１】各スライスのＡＲＢＣ１４０のロジック回
路に施された優先順位仲裁ルールによれば、あるグルー
プのメンバーであるスライスであって、しかもそのバス
動作を終えてバスの制御を放棄したかあるいはそのＡＲ
Ｂ信号のアサートを止めることによりそのグループから
脱するかしたスライスは、バスに対する制御をアサート
しようと試みることは、そのグループのどのメンバーも
その各々のバス動作を完了するかあるいはそのグループ
のメンバーとしてＡＲＢ信号のアサートを止めることに
よりそのグループから脱するかするまでは、行いそうに
ない。

【０１３２】更に各ＡＲＢＣ１４０のロジック回路に施
された優先順位仲裁ルールによれば、あるグループにな
いどのスライスも、そのＡＲＢ信号をアサートしたりあ
るいはそのグループへの加入を試みることは、そのグル
ープのどのメンバーもそのバス動作を完了するかあるい
はそのグループから脱するかするまでは、行うことがで
きない。このルールの例外は、ある高い優先順位のスラ
イスが、あるグループに押し入ることがあるが、ただし
２つの隣接したグループに押し入ることは、もしそれが
その最初のグループからＮＡＫ処理により外に出された
場合には、行うことができない、ということである。

【０１３３】システム１０の仲裁機構は、バスアクセス
仲裁のオーバーラップを許容するが、バスアクセスのオ
ーバーラップを許容することはしないが、これは、ＡＲ
ＢＣ１４０内にある手段を設けて、これにより、スライ
スは、ＡＲＢ信号から、たった１つのスライスだけがあ
るグループに留まっているか、あるいは、単一のスライ
スのみがその時バスへのアクセスを要求している（即
ち、実効上、たった１つのメンバーのグループ）、とい
うことを判定できるようにする。各バス関連ラインの各
端部におけるバスラインラッチ（ＡＲＢ３２ラインを含
む）を介するタイミングと、連続したバスクロックサイ
クルでのＡＲＢ信号ラッチ及びアクセス仲裁の交互実行
とにより、潜在的な要求者が、バスの現行の所有者のＡ
ＲＢ３２ラインが次のバスサイクルにおいて解放される
ということを確かめ、そしてそのバスサイクルの間にそ
のＡＲＢ信号をアサートすることができるようになり、
これにより、そのＡＲＢ信号がその次バスサイクル時に
各スライスのＡＲＢＬ１３６にラッチされるようにす
る、ことができる。待機中の各要求者は、これにより、
バスの単一のプロセッサの前のグループの最後のメンバ
ーがそのバス動作を完了しつつある間に、バスに対する
次の仲裁を開始することができる。

【０１３４】最後に、前に述べたように、情報の読取に
対するある種の要求は、イン・オーダー（順序正しい）
動作ではなくアウト・オブ・オーダー（順序外れ）動作
をもたらすことがあり、そのアウト・オブ・オーダー動
作においては、その要求は、別の機能性ユニットのＭＣ
Ｉ信号のアサートにより、メモリ内でキャンセルされ、
また、そのメモリ動作をキャンセルしたその機能性ユニ
ットはその後に、その要求を、アウト・オブ・オーダー
動作を実行することにより満たすことになる。上記した
ように、要求に対するアウト・オブ・オーダー応答にお
いては、応答側ユニットは、バスへのアクセスについて
の仲裁を行い、そしてバスの制御を得たときに、ＡＤＤ
Ｒ Ｂｕｓ２８、ＣＭＤ Ｂｕｓ３０及びＤＡＴＡ Ｂ
ｕｓ２６の動作を実効上互いに結合するが、これは、そ
のバスに、その要求された情報を、これがアウト・オブ
・オーダー応答であることを示すコマンドと、その要求
を出した機能性ユニットのアドレスとを共に置くことに
より行う。

【０１３５】また上記したように、要求側の機能性ユニ
ットは、単一又は多数のバスワードに対するあるいは単
一又は多数のキャッシュラインに対する要求を行うと
き、それ自身のアドレスあるいはその他の識別を送るこ
とにより自分自身の正体を示すということを行わない
が、それは、先に述べたように、その要求はイン・オー
ダー動作として満たされることが期待されているからで
ある。アウト・オブ・オーダー応答者にとっては、その
アウト・オブ・オーダー応答を行うときには要求者を識
別する必要があり、これは、仲裁機構を通して行う。即
ち、要求者がそれ自身の識別を送っていない間、要求者
のスライス番号は、本システムの各他の機能性ユニット
により利用可能となっており、従ってＭＣＩをアサート
してメモリ動作のキャンセルするアウト・オブ・オーダ
ー応答者は、その要求者のスライス番号（図１０におい
て、そのＡＲＢＣ１４０からのＳｌｉｃｅ Ｎｕｍｂｅ
ｒ（ＳＬＩＣＥＮ）として識別）を読み取り記憶し、そ
してその後、アウト・オブ・オーダー応答を実行すると
きにそのスライス番号を要求者アドレスとして使う。

【０１３６】仲裁機構の構造、機能及び動作の更なる詳
細については、システム１０の機構ユニットに関するア
ペンディックス、即ちアペンディックス５、１０及び１
１（それぞれ、“仲裁ロジック−Ａ，一Ｂ，及び一Ｃ”
と題する）にみることができる。

【０１３７】８．ブリッジ・インターフェース・コント
ローラ５６ 図１１はブリッジ・インターフェース・コントローラ５
６の機能的概観のブロック図を示し、このブリッジ・イ
ンターフェース・コントローラはＸＡ−ＭＰバス２１２
とＡＳバス２０とを相互接続する。ＡＳバス２０は、
（好適な実施例において、）従来のインテルｉ４８６プ
ロセッサとそれに関連するＲＡＭメモリとを、標準のパ
ーソナル・コンピュータ・システムの他のコンポーネン
トに相互接続するものと同じインテルｉ４８６バスであ
る。

【０１３８】ブリッジ・インターフェース・コントロー
ラ５６は、サーバ（server）・ワークステーションのマ
ザー・ボードに設置され得、そこにおいては、ＡＳバス
２０は、従来のＥＩＳＡ又はＭＣＩ ＰＣコンパチブル
Ｉ／Ｏバス及び従来のＩＢＭＰＣコンパチブルのファイ
ル・サーバに用いられるタイプのコントローラ・システ
ム及びそれと同様のものに接続し得る。おそらく、マザ
ー・ボードには、ローカル・エリア・ネットワーク・ア
ダプタ・カードのような、アクセサリー・カードのため
のＥＩＳＡ又はＭＣＩスロットが装備されているであろ
う。また、それは、１つ以上のハード・ディスク・ドラ
イブ・システム又は他のタイプの標準ディスク・ドライ
ブ・コントローラ・システムに導くＳＣＳＩバスを駆動
し得るであろう。例えば、典型的なＰＣ１４２のブロッ
ク図を示す図２１を参照されたい。

【０１３９】それは、また、ＡＳバスと関連して、典型
的に、例えば割り込みコントローラのような、標準ＰＣ
支援用ハードウエアと、幾つかの直接メモリ・アクセス
・デバイスと、アクセサリー・デバイスがＡＳ２０への
アクセスを得ること及びＡＳ２０の制御を得ることを可
能とするバス・マスクリング・ハードウエアと、が存在
することを意図している。最も典型的には、ディスクの
読み取り及び書き込みのような、そのようなタスクを行
う直接メモリ・アクセス・デバイスが、中央処理装置か
ら受信したデータ出力コマンドに応答し、メイン・シス
テムＲＡＭへの及びそこからのＥＩＳＡ又はＭＣＡバス
・コントローラ及びブリッジ・インターフェース・コン
トローラ５６を経ての、ディスク・ドライブへの及びそ
こからの直接メモリ・アクセス（ＤＭＡ）読み取り及び
書き込みを始める。

【０１４０】図１１に関して、機能的に、ブリッジ・イ
ンターフェース・コントローラはＡＳバス２０へのＸＡ
−ＭＰバス・ウインドウを示し、このＡＳバス２０を通
じて、ＤＭＡコントローラ及びＥＩＳＡ又はＭＣＩバス
に接続された他のバス・マスタ（master）が、コマンド
が従来のｉ４８６マイクロプロセッサと関連するＲＡＭ
メモリに送られたかのようなそれと全く同じ様式で、デ
ータ記憶及び検索コマンドをアドレスすることができ
る。これらのコマンドは、シーケンサ１４６を経て、ウ
インドウ１４４を経て、ＸＡ−ＭＰバス・インターフェ
ース１４８を経てＸＡ−ＭＰバス１２に渡される。しか
しながら、これらコマンドのうちの多くのものは、ＸＡ
−ＭＰバス２１にアクセスする必要なく、ブリッジ・イ
ンターフェース・コントローラ５６内のキャッシュ（後
に説明する）を参照することによって満足させられ得
る。

【０１４１】このブリッジ・インターフェース・コント
ローラはまた、ＸＡ−ＭＰバス１２へのｉ４８６バス・
ウインドウ１５０を示しており、このＸＡ−ＭＰバス１
２を通じて、ＸＡ−ＮＰバス１２に接続された複数のプ
ロセッサが、ＥＩＳＡ又はＭＣＡバスに接続されたいず
れのもの、例えば、シリアル及びパラレル通信ポート、
ＶＧＡ又は他のディスプレイ装置、ＲＯＭベースのプロ
グラム・コードなど、へも直接にアクセスすることがで
きる。このようなアクセスは、キャッシュされることは
なく、ＸＡ−ＭＰバス２１からインターフェース１４８
を経てｉ４８６バス・ウインドウ１５０へ、そしてシー
ケンサ１４６からＡＳバス２０へ、そしてその先の多種
のアクセサリーに、直接に渡される。

【０１４２】ハードウエア的な観点から、ブリッジ・イ
ンターフェース・コントローラは、３個のＬＳＩチップ
とＡＢＩＣチップ１５２（図１２）と、１個又は２個の
ＤＢＩＣチップ１５４（図１３）とで構成される。これ
らは、図１７に示されるようにバス２０及び２１に接続
されている。ＤＢＩＣチップ１５４のそれぞれはＸＡ−
ＭＰバス２１内の２つのデータ・バスの個々のものに接
続し、両方のものがＡＳバス２０に接続する。両方がキ
ャッシュ・メモリを含み、そして、関連するアドレス・
タグはＡＢＩＣ１５２内に含まれる。バスアドレスライ
ン及び制御ラインはＡＢＩＣ１５２に第一に接続し、こ
れはブリッジ・コントロール・ロジックの殆どを含む。
ブリッジ・インターフェース・コントローラの状態を定
義する状態レジスタ１５６はまた、ＡＢＩＣ１５２内に
含まれる。これらのレジスタはアクセス可能なようにプ
ログラムされねばならないので、シリアルＩ／Ｏインタ
ーフェース１５８、１６０及び１６２が与えられ、それ
によって、レジスタの値が、ＡＳバス２０のデータ・ラ
イン“０”を経てＤＢＩＣ１５４とＡＢＩＣ１５２との
間でシリアルにシフトされ得、それによって、レジスタ
１５６がＸＡ−ＭＰバス２１のデータ・バス部分からロ
ードされかつそこヘアンロード（unload）され得る。図
１３及び１４は、各タイプのチップにどのエレメントが
在るかを示す。残りの図面ではこの２つのタイプのチッ
プを区別しておらず、ブリッジ・インターフェース・コ
ントローラは単一のデバイスであると考えている。図１
３及び１４で見られる信号の説明はアペンディクスで見
付けられる。

【０１４３】図１４は、ＥＩＳＡ、ＩＳＡ、又はＭＣＡ
又はＳＣＳＩバス・システムにおけるＡＳバス２０の先
に在るバス・マスタ又は直接メモリ・アクセス・デバイ
スから開始されるデータ書き込み要求の処理に関連する
ブリッジ・インターフェース・コントローラ５６のそれ
らエレメントを機能的な様式で示す。

【０１４４】ＡＳバス書き込み要求がＸＡ−ＭＰバス・
ウインドウ１４４によって受信されると、ブリッジ・イ
ンターフェース・コントローラは、まず、ｉ４８６バス
・ウインドウ１５０を閉じ、一時的にＡＳバスへのＣＰ
Ｕアクセスを切る（ステップ１６２）。（図１６に示す
ｉ４８６コマンド待ち行列１６４に記憶された）いずれ
の係属中のＣＰＵコマンドも直ちに実行されてクリアさ
れる（ステップ１６６）。次に、ブリッジ・インターフ
ェース・コントローラ５６は、ＡＳバス２０を、ＤＭＡ
又はバス・マスタ又は他のデバイスが使用するために、
リリースする（ステップ１６８）。

【０１４５】次に、それが書き込み要求である場合、キ
ャッシュが、指定されたアドレスに対応するキャッシュ
・ラインを含んでいるかどうかについてテストされる
（ｉ４８６スヌープ（snoop）・ロジック１７２）。ウ
インドウ１４４に与えられるアドレスのタグ部分がキャ
ッシュ１７０に与えられ、そして、比較信号が、データ
のラインがキャッシュ１７０内に存在するかどうかをス
ヌープ・ロジック１７２に知らせる。ラインが存在する
場合、ＨＩＴ（ヒット）信号によって、キャッシュへの
書き込みオペレーション（ステップ１７４）が行われ
る。もしそれがキャッシュにおける最後のバイトである
ならば、そして、このキャッシュ・ラインが（図１８ -
-図１４のステップ１８０- - に示す変更されたビット
１７４によってマークされたような）変更されたバイト
を含んでいると仮定すると、ステップ１８０で、キャッ
シュ・ラインがＲＡＭに自動的に書き戻され、後の入来
するキャッシュ・ラインのデータを受信するのに使用す
るために自由にされる。ここでは、複数のバイト又はワ
ードの転送が行われていると仮定している。キャッシュ
・ラインが入来するデータで一杯になるとすぐにこのよ
うにキャッシュ・ラインを自由にすることによって、デ
ータ入力プロセスが２つのキャッシュ・ラインに限定さ
れ、キャッシュ全体にオーバーライト（overwrite）せ
ず、それによって、同時に進行しているであろう他の入
力又は出力転送とインターフェーシングする。即ち、キ
ャッシュは、入来するメモリ書き込み要求のためのバッ
ファのように機能し、また、後に説明するが、他の時に
及び中央処理装置に対してＩ／Ｏキャッシュとして動作
する。

【０１４６】最後に、ステップ１８２において、キャッ
シュ・ラインにおけるｎ番目のバイトが書き込まれたか
どうかについてのオプションのテストが行われる（ｎは
調整可能）。もしそうであるならば、および、私達がこ
のキャッシュ・ラインの終わりに近付いているならば、
１８４で、コントローラ５６はＢＩＣＬコマンドを生成
する。これは、複数のプロセッサと関連するすべての他
のキャッシュによって感知される。これらのキャッシュ
のうちのいずれかが、変更された次のシーケンスのキャ
ッシュ・ラインの変更されたコピーを含むならば、この
ＢＩＣＬコマンドは、それらが変更されたラインをＲＡ
Ｍに書き戻すようにさせ、それらのキャッシュ・エント
リを“無効”とマーク付けするようにさせる。同様に、
この、次のシーケンスの変更ラインの変更されていない
コピーを含むキャッシング・ユニット・キャッシュは、
それらのキャッシュ・エントリを“無効”とマーク付け
する。即ち、このＢＩＣＬコマンド（“ブリッジ無効キ
ャッシュ・ライン（BridgeInvalidate Cache Line）”
コマンド）は、データ転送の必要なく、システムがブリ
ッジ・キャッシュにデータ・バイトを受信するようにす
る。いずれかの中央処理装置がこの同じキャッシュ・ラ
インに、それが入来するデータでロードされているとき
に、アクセスを試みると、ＸＡ−ＭＰバスと関連するス
ヌープ・ロジック１８６（図１８）は、このキャッシュ
・ラインは“変更された”とマークされていることを検
出し、メモリ要求の試みを、ステップ１８８で、替えら
れたバイトが（ＷＢＷコマンドによって、メモリが替え
られたバイトとキャッシュ・ラインの残りの部分（rema
inder）とをマージして）ＲＡＭメモリこ再記憶（resto
re）されるまでＮＡＫする。

【０１４７】スヌープ・ロジック１７２がＭＩＳＳ（ミ
ス）を生成することによって示されるように、キャッシ
ュ・ラインがキャッシュ１７０に既に存在していなけれ
ば、１９０で、ＲＡＭのみが更新されたキャッシュ・ラ
インのコピーを有することを発行するためにＢＩＣＬコ
マンドが生成され、ステップ１７４で、入来するデータ
はキャッシュ１７０における空のキャッシュ・ラインに
書き込まれ、その読み取り性（readability）ビット１
９２（図１８）がマーク付けされるとそれが幾つかの規
定されていないデータを含むことを示すようにセットさ
れ、その変更された（modified）ビット１７６（図１
８）のうちの適当なものによってどれが新しい入来デー
タ・バイトであるか及びどれが無効バイトであるかを示
すようにセットされる。しかし、もし幾つかの他のキャ
ッシュがこの特定のキャッシュ・ラインの変更されたコ
ピーを含んでいるならば、その特定のキャッシュと関連
するスヌープ・ロジック１８６は、キャッシュ・ユニッ
トに、変更された値をＲＡＭに戻すための時間を与える
ようにＮＡＫ信号（１９４で検出される）を生成する。
周辺デバイスはＢＩＣＬが受け入れられるまで停止（st
all）され、変更された値がＲＡＭに戻される。殆どの
場合、ステップ１８２及び１８４は、ＢＩＣＬコマンド
が早い時間に出て行くようにするので、このＮＡＫ及び
後続の遅延は起こらない。

【０１４８】図１５は、ＥＩＳＡ、ＩＳＡ、又はＭＣＡ
又はＳＣＳＩバス・システムにおけるＡＳバス２０の先
に在るバス・マスタ又は直接メモリ・アクセス・デバイ
スから開始されるデータ読み取り要求の処理に関連する
ブリッジ・インターフェース・コントローラ５６のそれ
らエレメンを機能的様式で示す。

【０１４９】次に、読み取りの場合、キャッシュ１７０
は、指定されたアドレスに対応するキャッシュ・ライン
を含むかどうかについてテストされる（ｉ４８６スヌー
プ・ロジック１７２）。ウインドウ１４４に与えられる
アドレスのタグ部分がキャッシュ１７０に与えられ、そ
して比較信号がスヌープ・ロジック１７２に、データの
ラインがキャッシュ１７０内に存在するかどうかについ
て知らせる。

【０１５０】キャッシュ・ラインが存在する場合にはＨ
ＩＴが発生し、ステップ１９８が、要求されたデータを
キャッシュから待っているデバイスに転送する。ステッ
プ２００で、ｎ番目のバイト（ｎは調節可能）がちょう
ど読まれたところであれば、オプションで、２０２にお
いて、ＲＣＬコマンドが発行され、次の連続するデータ
のキャッシュ・ラインが、ＲＡＭから（又は、それが変
更された形で存在している或るキャッシュから）受信さ
れるようにする。キャッシュ・ライン・データが存在し
ない場合にはＭＩＳＳが発生し、ステップ２０４は、Ｒ
ＡＭメモリから（又は、それが変更されている或る他の
キャッシュから）キャッシュ・ラインを検索するＲＣＬ
コマンドを開始する。時間を節約するために、新しいキ
ャッシュ・ラインがキャッシュにロードされるのと同時
に、それはまたキャッシュをバイパスし、パラレルの経
路を経て要求しているデバイスに直接進む（ステップ２
０５）。

【０１５１】複数のＣＰＵによって開始されかつブリッ
ジ・インターフェース・コントローラの先にあるデバイ
スで指示されるデータの読み取り及び書き込みは、図１
６に示されるｉ４８６バス・ウインドウに送られる。こ
れらの要求には２つのタイプがあり得る。書き込みの場
合にはアクノレッジメント（acknowledgment）を必要と
する実際のＣＰＵのＩ／Ｏ要求と、ある様式でＡＳバス
２０のアドレス・スペースにマップされるべきＣＰＵメ
モリ読み取り要求及び書き込み要求とである。好適な実
施例は、図１６の２０６で、多種のこのようなＡＳバス
２０アドレス・スペース・マッピングを含み、以下のも
のを含む。

【０１５２】ＲＡＭメモリの低い幾つかのメガバイト
の、ＡＳバス・アドレス・スペースのメモリ・アドレス
側へのＩＳＡコンパチブル・マッピングがあり、４Ｋ、
１６Ｋ、６４Ｋ、及びＩＭｅｇサイズのこのようなメモ
リのブロックは、読み取りのみ（ＡＳバス読み取り、Ｒ
ＡＭへ書き込み）、書き込みのみ（ＡＳバスへ書き込
み、ＲＡＭから読み取り）、読み取り／書き込み（ＡＳ
バス読み取り及び書き込み）、及びＲＡＭのみ（ＡＳ動
作なし）、とマーク付けされ得る。これによって、ＲＯ
ＭがＲＡＭにおいて陰にされる（shadowed）ようにし、
ＶＧＡ及びＥＧＡビデオ・グラフィックス・コントロー
ラに対して要求されるように、一般にＡＳバス・スペー
スにおける或るＲＡＭがＲＡＭの中に現れるようにし、
陰にするために用いられるＲＡＭが読み取りのみに効果
的にされるように、する。また、或るＲＡＭへのアクセ
スは、多種のＰＣ ＲＯＭ ＢＩＯＳプログラムによって
必要とされるようにスイッチ・オン及びオフされ得る。
これのすべてに必要なことはＩＢＭ ＰＣコンパチブル
のコンピュータ・システムの設計の当業者には明らかで
あり、詳細な説明は必要ではない。４つの再配置可能な
ウインドウが提供され、それは、大変高いメモリ・アド
レス（ベース・レジスタ“relowin base”における開始
アドレスよりも上）を、ＡＳアドレス・スペースにおけ
る２つの４ＭＢと２つの８ＭＢのウインドウにマップす
る。これは、オペレーティング・システムを妨害するこ
となく、ビデオ・グラフィックス・コントローラを使用
することを容易にする。このオペレーティング・システ
ムは自身の目的のためにメモリの下部の１６ＭＢのすべ
てを必要とするものである。サイズが１６バイトから４
ｇバイトまで可変の、他のウインドウは、ＸＡ−ＭＰメ
モリ・アドレス・サイクルを、ＡＳバスＩ／Ｏアドレス
・スペース・サイクルにマップする。このウインドウ
は、レジスタ“begin‐con”及び“end con”によって
定められる。

【０１５３】これらのＡＳアドレス・マッピングそして
読み取りのみ（read only）、書き込みのみ（write onl
y）などの特性は、レジスタ１５６（図１７）内に記憶
された値によって定められる。これは、ｉ４８６バス・
ウインドウ１５０が、ブリッジ・インターフェース・コ
ントローラ５６の先にあるデバイスにアドレス指定され
たメモリ及びＩ／Ｏ読み取り及び書き込み要求を認識し
かつ押さえるようにしかつこれらの要求を押さえるよう
にする、ＡＳバス・アドレス・マッピング２０６（図１
６）の結果となる。

【０１５４】ＡＳバス・アドレス・スペースへのＸＡ−
ＭＰバス・アクセスは、（それらがＮＡＫされていない
ならば、コマンド待ち行列１６４は一杯であるか、又は
ｉ４８６バス・ウインドウが閉じられて、ＤＭＡ又はバ
ス・マスタのデータ転送が発生しているときに図１４及
び１５のステップ１６２に続く動作を待っているの
で、）簡単に受け入れられ、ＡＣＫされ、ＭＣＩされ、
そして処理される。ＭＣＩは正常なＲＡＭによるいずれ
の応答も取り消し、そしてＣＰＵが、応答が“シーケン
スからはずれた（out of sequence）”応答となるであ
ろう要求を作るように、アドバイスする。

【０１５５】４つまでのそのような要求がバス・コマン
ド待ち行列１６４において、要求している中央処理装置
のスライス番号とともに、待ち行列にされる。これらの
コマンドはＡＳバス２０に与えられる。応答が戻ってく
ると、ブリッジ・コントローラ５６は、メイン・バスに
対するアービトレーション（arbitrate）を行う。（そ
して、それは最高の優先順位を割り当てられているの
で、それを素早く得る。）次に、それは、要求するスラ
イスにアドレス指定されかつ戻されたデータを伴うＲＷ
Ｒコマンドを生成する。または、Ｉ／Ｏアドレス・スペ
ース書き込みの場合、それは、単に、バス・アドレス・
サイクルのみを用いかつデータ・サイクルを用いずにＩ
ＯＷＲ（Ｉ／Ｏ書き込み応答）コマンドを送る。

【０１５６】ＩＢＭ ＰＣコンパチビリティのために、
幾つかのブリッジ・インターフェース・コントローラは
割り込みアクノレッジ・コマンドに応答するように設計
され得る。複数プロセッサの中からのｉ４８６またはペ
ンティアム（Pentium）・プロセッサがハードウエア割
り込みをアクノレッジし、割り込み番号を呼ぶとき、Ｍ
ＢＣ５０は、ＩＮＴＡコマンドを生成する。このコマン
ドは、ｉ４８６バスが割り込みをアクノレッジして割り
込み番号を要求しているかのように、ＡＳのｉ４８６バ
スに渡される。ＥＩＳＡ又はＭＣＩロジックによって戻
される割り込み番号は、次に、割り込み番号をデータと
してもつＲＷＲコマンドの形でＭＢＣ５０に渡し戻さ
れ、最終的に、それを必要とするペンティアム又はｉ４
８６に与えられる。

【０１５７】ブリッジ・インターフェース・コントロー
ラのレジスタのアクセス・コマンドは、図１７に示すス
テップ２０８によって処理される。

【０１５８】９．キャッシュ・スヌープ・ロジック 図１８、１９及び２０は、どの１つのパリティもキャッ
シュ・ラインを所有しない対称のバス・キャッシング・
システムにおいて複数のＣＰＵ及びブリッジ・インター
フェース・コントローラのキャッシュが同時にかつ協力
して機能することを可能にするＭＥＳＩキャッシュ・ス
ヌーピング・プロトコルの構造（図１８）及び機能的オ
ベレーション（図１９及び２０）を示す。即ち、それ
は、（オーナーシップ（ownership）が排他的アクセス
（これは、唯一の、しかしキャッシュ・ラインへの排他
的アクセスではないことを意味する）によって置換され
る）従来のＭＯＳＩシステムと異なる。

【０１５９】規定は以下のようである。キャッシュはキ
ャッシュ・ラインのコピーを含むことができない、また
は、それは特定のキャッシュ・ラインを含むための排他
的（ただ１つの、を意味する）キャッシュであり得る、
または、他のものがまたコピーを含むならば、それはキ
ャッシュ・ラインへの共用（sharing）アクセスであり
得る、または、キャッシュ・ラインが替えられていたな
らば、それは変更されたキャッシュ・ラインであり、誰
もそれを有することができない、または、何れかの者が
それらのコピーを変更するならば、私達は私達のコピー
を、私達がそれを有していなかったかのように、無効と
マーク付けして、再使用のためのスペースを自由にしそ
して変更されたデータをメモリに送り返す。

【０１６０】従って、各キャッシュ・ラインは、フラッ
グ・ビットＭ（“変更”に対する）、Ｅ（“排他的”に
対する）、Ｓ（“共用される”に対する）及びＩ（“無
効”に対する）、を伴う。そして、図１８に示すよう
に、信号ＡＣＫ（“私はそれを有する”に対する）、Ｎ
ＡＫ（“後に再度試みよ”に対する）、ＭＣＩ（“それ
はシーケンスを外れてあなたに来るであろう”に対す
る）、ＣＭＤ（“私はそれが変更されたのを有する”に
対する）及びＣＤＳ（“私はそれを共用している”）
が、キャッシュを有するスライス・デバイスのすべてに
送られる。これらは、アドレスがＸＡ−ＭＰバス２１に
与えられると、キャッシュが互いの内容をスヌープする
ことを可能にする。

【０１６１】図１８に示されるように、各キャッシュは
タグ比較ロジック２１０を含み、それは、何れかのＸＡ
−ＭＰバス・アドレスのタグ部分とローカル・キャッシ
ュ１７０内に含まれるタグ２１２とを比較することが可
能であり、アドレスがキャッシュ１７０内に存在するな
らば比較信号をＸＡ−ＭＰバス・スヌープ・ロジック１
８６に提供する。ＸＡ−ＭＰバス・ロジックは、最初
に、ＡＣＫ信号を生成する（ＲＡＭメモリがこれをし得
るがこれをし、次に、スヌープ・ロジック１８６はＭＥ
ＳＩビット１９２を検査し、以下のものを信号で伝え
る）。

【０１６２】−−排他的ビット又は共用ビットがセット
されたならば、それはＣＤＳ信号を生成する。

【０１６３】−−ＭＯＤビットがセットされたならば、
それはＣＭＤ信号を、そしてまたＭＣＩ信号を生成し、
ステップ１８８が、シーケンスを外れたキャッシュから
キャッシュへのＲＬＲ転送によって、変更されたキャッ
シュ・ラインを送り戻すであろうことを伝え（しかし、
ブリッジ・コントローラのキャッシュは要求をＮＡＫ
し、ＷＣＬ（すべてのデータが有効である場合）又は１
つ以上のＷＢＷ（何れかが無効である場合）を用いＲＡ
Ｍに替えられたデータを送り、これが完了するまでＮＡ
Ｋを行い、次にキャッシュ・ラインを無効とマーク付け
する。

【０１６４】−−さもなければ応答がない。

【０１６５】ブリッジ・インターフェース・コントロー
ラと関連するキャッシュは、それが、どのバイトが有効
データであるかを示す変更されたビット１７６と、（周
辺デバイスのオペレーションへの出力の間に関して）キ
ャッシュ・ラインが完全に読み取り可能なデータのみを
含むかどうかを示す読み取り性（readability）ビット
１９２とを有する、という点で他のものと異なる。ステ
ップ１８８は、ＣＰＵキャッシュの場合、故障（out of
order）ＲＬＲ転送を用いてキャッシュへ変更されたデ
ータ・キャッシュを転送し、そして、ブリッジ・コント
ローラの転送の場合、変更されたデータをＲＡＭに送り
戻し、要求しているプロセッサをＮＡＫする。ブリッジ
・コントローラのキャッシュはまた、図１８の１７２及
び図１４及び１５に示すように、周辺デバイスへのキャ
ッシュとして働くが、それは、ＲＡＭ及びそれと同様の
ものへのＤＭＡ転送に対してバッファとして以上に機能
するように上記で説明したように変更される。

【０１６６】ａ）書き込みサイクル キャッシュ・スヌーピング（snooping）・オペレーショ
ンは図１９及び２０に要約される。ＣＰＵのキャッシュ
に対して、キャッシュ・ライン２７０への書き込みに応
答して、ローカルのキャッシュのスヌーブ・ロジック
は、ローカルのコピーが２２２で“排他的”とマークさ
れたを見るために検査され、そうであるならば、２２４
で“変更された”とマークされる。どの他のキャッシュ
もコピーを含んでいないので、これ以上のことは行われ
る必要がない。どのＸＡ−ＭＰバス・アドレスもデータ
・サイクルも要求されない。

【０１６７】２２６で、“共用された”とマークとされ
ると、“ＰＩＣＬ”コマンドが他のスヌープ・ロジック
・ユニットに送り出されて、他のキャッシュに存在する
このデータの他のコピーを無効にし、そして再び、それ
は“変更された”とマークされる。すべての他のコピー
がそれらのローカル・スヌープ・ロジックによって“無
効”とマークされる。これは、ＸＡ−ＭＰバス・アドレ
ス・サイクルのみを用い、データ・サイクルを用いな
い。

【０１６８】２３２で、“変更された”とマークされる
と、同じステップがとられる。何れの者も“変更され
た”あるいは“排他的”コピーを有さないので、ＰＩＣ
Ｌコマンドは、インコヒーレンシー（incoherency）・
エラーを検出することができることに留意されたい。

【０１６９】２３８で、私達のローカル・キャッシュの
コピーが無効又はなくなっている場合、或る者はＲＩＬ
を行いステップ２２０に戻り、キャッシュ・ラインへの
書き込みを再び試みる。

【０１７０】ブリッジのキャッシュに対して、ローカル
のキャッシュのスヌープ・ロジック２７０は、ローカル
・コピーが“変更された”とマークされているかどうか
を見るために検査をする。そうであるならば、これ以上
行われる必要がない。

【０１７１】“変更された”とマークされていないなら
ば、ＢＩＣＬコマンドが他のスヌープ・ロジック・ユニ
ットに送られて、他のキャッシュに存在するこのデータ
の他のコピーを無効にし、そしてそれは“変更された”
とマークされる。

【０１７２】これは、変更されたデータを含むキャッシ
ュをＮＡＫするように及びデータをＲＡＭに送り返すよ
うに強制し（図１４のステップ１８４、１９０、１９４
及び１９６を参照せよ）、ＣＰＵのキャッシュに対して
は、変更されたデータはＲＡＭに、それが或る新しいト
ランザクションによってローカル・キャッシュから強制
的に出されるまで、戻されない。次に、それはキャッシ
ュ書き戻し（writeback）レジスタに移動され（そこに
おいて、それはいまだアクティブなキャッシュにあ
り）、それはＷＣＬ要求によってメモリに送り戻され
る。

【０１７３】ｂ）読み取りサイクル データがローカル・キャッシュに存在しない読み取り要
求は（図２０、ステップ２４２）、ＲＣＬ読み取りキャ
ッシュ・ライン・コマンドの実行で開始される。ＲＡＭ
メモリは、アドレスが有効であるならばＡＣＫする。す
べてのキャッシュにおけるスヌープ・ロジック１８６
は、衝突（collision）に対してアドレス及びローカル
・キャッシュを試験し、次に、ヒットが存在する場合に
はＭＥＳＩビットの状態を検査する。ＣＭＤ信号は、変
更されたコピーが或るキャッシュに存在することを示
し、ＣＤＳ信号は、変更されていないコピーがどこかに
存在することを示す。ＣＭＤまたはＣＤＳ応答がない場
合（ステップ２４４及び２４６）、戻されたキャッシュ
・ラインは２４８で排他的とマークされる。他のコピー
がどこかに存在したならば（ステップ２４６）、すべて
のコピーは“共用される”とマークされる。変更された
コピーがＣＰＵのキャッシュに存在したならば（ステッ
プ２５２）、変更されたコピーを含むキャッシュはＭＣ
Ｉ信号に応答し（ステップ２５８）、ステップ２６０
で、キャッシュに直接にキャッシュする変更されたキャ
ッシュ・ラインの、シーケンスから外れた転送を開始す
る。同じ変更された値に対するこのような要求の素早い
シーケンスは、ウォーターフォール（waterfall）効果
を引き起こすことができ、そこでは、それはキャッシュ
からキャッシュへ迅速に転送され、１つのキャッシュ
（最後のキャッシュ）のみがその“変更された”信号の
組を有する。

【０１７４】変更された値を含むキャッシュがブリッジ
・コントローラ・キャッシュであるならば（ステップ２
５２）、データは、たぶん、ＤＭＡ転送からＲＡＭに到
着しているところである。この場合、読み取りキャッシ
ュ・ラインの要求は、ブリッジ・コントローラのスヌー
プ・ロジックによってＮＡＫされ、そして、変更された
データはＲＡＭに書き込まれる（図２０のステップ２５
６及び図１８のステップ１８８）。

【０１７５】ブリッジＩ／Ｏロジック及びオペレーショ
ンの更なる詳細は、アペンデイックス９の“ブリッジ・
インターフェース・コントローラ”と題されたところで
見つけられる。

【０１７６】１０．プロセッサ・モジュール１６ 上記で説明したシステム１０の特徴、構造、及びオペレ
ーションは、このシステムの必要不可欠なすべての機能
的ユニットにおいて実現されるので、ＰＭ１６の基本的
なオペレーションの特徴は、上記の説明から及びＰＭ１
６のエレメントに関係する適切なアペンデイックスか
ら、理解されるであろう。その中には、“メモリ・バス
・コントローラ”と題されたアペンデイックス６と、
“プロセッサ・データ経路”と題されたアペンデイック
ス７とが含まれる。

【０１７７】従って、以下に、適切なアペンデイックス
と、ＰＭ１６の特徴とシステム１０の以前説明した特徴
との関係とを理解するのを助けるために、要約ブロック
図のレベルでＰＭ１６を説明する。

【０１７８】図２２を参照すると、ＰＭ１６の全体のブ
ロック図が示されており、そして、以前説明したよう
に、各ＰＭ１６はプロセッシング・ユニット４２を含
み、それは、第２のキャッシュ機構４６に関連するプロ
セッシング・ユニット４２に対する第一キャッシュ支持
データ及び命令の読み取り及び書き込みと、直接のプロ
セッサ・ユニット４２のオペレーションを支持するため
の第２のキャッシュ・ディレクトリ４８とを含む。ＰＭ
１６のこの好適な実施例に関連するアペンデイックスに
おいて、プロセッサ・ユニット４２はタイトルＰ５によ
って指定され、キャッシュ・ディレクトリ４８及び第２
のキャッシュ４６はタイトルＣ５Ｃ及びＣ８Ｃによって
指定され、そこにおいて、Ｐ５はペンティアム・マイク
ロプロセッサであり、Ｃ５Ｃ及びＣ８Ｃは、インテル社
からの関連のキャッシュ機構であり、適切な製品書類に
おいてこれらのタイトルで呼ばれることに留意された
い。

【０１７９】各ＰＭ１６は、更に、割り込み処理のため
のアドバンスト・プロセッサ割り込みコントローラ（Ad
vanced Processor lnterrupt Controller）（ＡＰＩＣ
５４）と、スヌーピング・オペレーションで用いるため
のキャッシュ機構４４のタグ・ディレクトリの複製を記
憶するための複製ディレクトリ（Duplicate Director
y）３００とを含む。

【０１８０】各ＰＭ１６は、また、以前説明したよう
に、ＸＡ−ＭＰバス１２に関するＰＭ１６のオペレーシ
ョンを制御するためのＭＢＣ５０と、２つのＰＤＰ５２
の形である２つのデータ経路、即ち、１つは偶数データ
・バス２６用で１つは奇数データ・バス２６用、とを含
む。

【０１８１】ａ．メモリ・バス・コントローラ５０ 次に図２４及び図２５を参照すると、ＭＢＣ５０に更に
重点を置いた更なるブロック図が図解されている。図２
３は、図２４と図２５との関係を示す。示されているよ
うに、ＭＢＣ５０は、ＰＤＰｓ５２を制御するプロセッ
サ・データ・パス制御３０２と、ＡＣＫ／ＮＡＫ発生器
３０４とアドレス・レジスタ（Ａ）３０６と、スライス
のスライス番号を記憶するスロットＩＤ３０８と、アド
レス・デコード・メカニズム（ＡＤＤＲ デコード）３
１０とを含む。

【０１８２】ＭＢＣ５０は、更に、制御レジスタ３１２
とＡＤＡＭＰ１２６との組と、状態及び識別レジスタ３
１２の組と、実行モニタ・レジスタ３１４とを含む。Ｍ
ＢＣ５０は、また、「Ｔａｇ ＲＡＭ」と示され、状態
情報を記憶する関連する状態ＲＡＭ３１８を有する複写
（duplicate）ディレクトリ３００を制御する第２のタ
グ・コントローラ３１６を含む。

【０１８３】図２６を参照すると、ＭＢＣは、更に、Ｘ
Ａ−ＭＰインターフェース制御３２２、クロック発生器
３２２、仲裁論理３２４、スヌープ制御論理１８６、ア
ドレス・マッピング制御３２６、トラップ／状態論理３
２８及び誤り論理３３０を含む種々の制御論理を含む。

【０１８４】ｂ．プロセッサ・データ・パス５２ 次に図２７を参照すると、ＰＤＰ５２のブロック図が示
されている。示されているように、ＰＤＰ５２は、ＸＡ
−ＭＰバス１２へのＸＡ−ＭＰバス・インターフェース
３３２と、出力ＦＩＦＯ３３４と、入力ＦＩＦＯ３３６
と、キャッシュ・メカニズム４４へのキャッシュ・デー
タ・インターフェース３３８とから成る。入力データ・
パスに関連するのは入力データ・パリティ・チェック３
４０であり、出力データ・パスに関連するのは出力パリ
ティ制御３４２である。

【０１８５】ＰＤＰ５２とＭＢＣ５０との間のインター
フェースは、ＭＢＣインターフェース３４４、ＭＢＣ−
ＩＮ３４６及びＭＢＣ−ＯＵＴ３４８を介して提供され
る。ＰＤＰ５２の動作は、状態マシン３５０によって提
供される。

【０１８６】ＰＤＰ５２は、更に、エラー・コレクタ３
６０、クロック信号を与える位相ロック・ループ３６２
及び走査制御３６４を含む。

【０１８７】以上で本発明の現時点での好適実施例を終
わる。以上で述べてきた発明は、その本質的な特性から
離れることなくこれ以外の形式でも具体化され得る。よ
って、この実施例は、あらゆる点において説明のための
ものであって制限を意図したものではなく、本発明の範
囲は、以上の説明ではなく、請求の範囲によって示され
る。請求の範囲の均等の意味及び範囲に含まれるあらゆ
る変更及び修正は、したがって、その範囲内に含まれる
ものとする。

【図面の簡単な説明】

【図１】図２と図３との関係を示す図である。

【図２】本発明を組み入れたシステムのブロック図であ
る（図３に続く）。

【図３】本発明を組み入れたシステムのブロック図であ
る（図２に続く）。

【図４】メモリ・コントローラのブロック図である。

【図５】メモリ・データ・パスのブロック図である。

【図６】訂正行列（correction queue）のブロック図で
ある。

【図７】適合的（adaptive）メモリ・タイミング論理の
ブロック図である。

【図８】インオーダ（in-order）な要求／応答行列のブ
ロック図である。

【図９】アドレス空間マッピングのブロック図である。

【図１０】バス・アクセス仲裁メカニズム能力ブロック
図である。

【図１１】入出力ブリッジのブリッジである。

【図１２】ブリッジ・バス・インターフェース・コント
ローラのブロック図である。

【図１３】ブリッジ・キャッシュのブロック図である。

【図１４】書き込み要求に対するブリッジ・インターフ
ェース・コントローラのブロック図である。

【図１５】読み取り要求に対するブリッジ・インターフ
ェース・コントローラのブロック図である。

【図１６】バス・ウインドウに対するブリッジ・コント
ローラのブロック図である。

【図１７】ブリッジ・インターフェース・レジスタ・デ
ータ・パスのブロック図である。

【図１８】ブリッジ・インターフェース・コントローラ
及びスヌープ（snoop）のブロック図である。

【図１９】書き込み要求のスヌープの流れ図である。

【図２０】読み取り要求のスヌープの流れ図である。

【図２１】パーソナル・コンピュータのブロック図であ
る。

【図２２】プロセッサの機能ユニットのブロック図であ
る。

【図２３】図２４と図２５との関係を示す図である。

【図２４】メモリ・バス・コントローラのブロック図で
ある（図２５へ続く）。

【図２５】メモリ・バス・コントローラのブロック図で
ある（図２４へ続く）。

【図２６】メモリ・バス・コントローラの制御構造のブ
ロック図である。

【図２７】プロセッサ・データ・パスのブロック図であ
る。

───────────────────────────────────────────────────── フロントページの続き (71)出願人 598111386 Ｏｎｅ Ｐａｃｋａｒｄ Ｂｅｌｌ Ｗａ ｙ，Ｓａｃｒａｍｅｎｔｏ，Ｃａｌｉｆｏ ｒｎｉａ95828，Ｕｎｉｔｅｄ Ｓｔａｔ ｅｓ ｏｆ Ａｍｅｒｉｃａ (72)発明者 ディプラシド，ブルーノ アメリカ合衆国マサチューセッツ州02026, ディダーム，プレザント・レーン 12 (72)発明者 ジョイス，トーマス アメリカ合衆国マサチューセッツ州01886, ウエストフォード，オールド・ホームステ ッド・ロード 11 (72)発明者 マサッチ，マーティン アメリカ合衆国マサチューセッツ州01803, バーリントン，アーバリータム・ウェイ 511 (72)発明者 マクナリー，ランス アメリカ合衆国マサチューセッツ州01469, タウンゼント，シャーリー・ロード 11 (72)発明者 マーレー，トーマス・エル，ジュニア アメリカ合衆国ニューハンプシャー州 03049，ホリス，キャメロン・ドライヴ 37 (72)発明者 ニッビー，チェスター，ジュニア アメリカ合衆国マサチューセッツ州01915, ビバリー，ブリッジ・ストリート 183 (72)発明者 ペンス，マイケル アメリカ合衆国マサチューセッツ州01824, チェルムズフォード，ステッドマン・スト リート 98 (72)発明者 サンファコン，マーク アメリカ合衆国マサチューセッツ州01863, ノース・チェルムズフォード，プリンスト ン・ストリート・ナンバー301 71 (72)発明者 シェン，ジアン−クオ アメリカ合衆国マサチューセッツ州02178, ベルモント，ヒル・ロード・ナンバー611 53 (72)発明者 ソマーズ，ジェフリー アメリカ合衆国マサチューセッツ州01852, ローウェル，ボウデン・ストリート 132, アパートメント 208 (72)発明者 ステイナー，ジー・ルイス アメリカ合衆国マサチューセッツ州01757, ミルフォード，ロビン・ロード ３

Claims (3)

【特許請求の範囲】
1. 【請求項１】 システム・バスに接続され且つ該システ
   ム・バスへのアクセスを求めて競合する複数の機能ユニ
   ットを含むデータ処理システムにおいて、前記システム
   へのアクセスを決定する仲裁手段が、 複数の仲裁ラインと、 各機能ユニットにおいて、 前記仲裁ラインから接続された入力を有するマスク・ラ
   ッチ手段であって、該入力は相互にシフトされ前記仲裁
   ラインへのシフトされた該入力を表すエントリを有する
   仲裁マスクを受信して記憶し、前記エントリの位置は前
   記機能ユニットの相対プライオリティを表している、マ
   スク・ラッチ手段と、 前記仲裁ラインから接続されたシフトされていない入力
   を有しており、前記機能ユニットによってアサートされ
   た仲裁信号を受信して記憶する仲裁ラッチ手段と、 交互する仲裁信号ラッチ・サイクルと仲裁解消（resolu
   tion）信号とを実行する制御手段であって、前記仲裁ラ
   ッチ手段におけるラッチされた前記仲裁信号と前記マス
   ク・ラッチ手段における前記マスクとに応答して、 前記機能ユニットが少なくとも１つの他の機能ユニット
   と同じラッチ・サイクルにおいて仲裁信号をアサートす
   る場合には、前記機能ユニットをグループのメンバーと
   して識別し、 ラッチされた前記仲裁信号と前記マスクとの比較から前
   記機能ユニットのプライオリティを判断し、 前記機能ユニットがいつ前記グループの最高のプライオ
   リティのメンバーであるかを判断し、 前記機能ユニットが前記グループの前記最高のプライオ
   リティのメンバーとなるまで仲裁信号をアサートし、 前記機能ユニットが前記グループの前記最高のプライオ
   リティのメンバーである場合には前記システム・バスの
   制御をアサートし、 前記バス動作の終了において前記機能ユニットの仲裁信
   号のアサートを中断する、制御手段と、 を備えることを特徴とするデータ処理システム。
2. 【請求項２】 請求項１記載のデータ処理システムにお
   いて、前記制御手段はラッチされた前記仲裁信号に応答
   し、いつ前記機能ユニットがグループのメンバーではな
   いかを判断し、グループの各メンバーが該グループのメ
   ンバーであることをやめるまで仲裁信号のアサートを遅
   延させることを特徴とするデータ処理システム。
3. 【請求項３】 請求項１記載のデータ処理システムにお
   いて、前記制御手段は前記ラッチ・サイクルの間に前記
   仲裁信号に応答して、いつ現在のバス動作が次のバス・
   サイクル上で終了するかを判断し、前記機能ユニットが
   バス動作を実行する場合には前記ラッチ・サイクルの間
   に仲裁信号をアサートすることを特徴とするデータ処理
   システム。