JPH0435540A

JPH0435540A - バス調停装置

Info

Publication number: JPH0435540A
Application number: JP14188590A
Authority: JP
Inventors: Satoru Miyagi; 宮城　覚
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-05-31
Filing date: 1990-05-31
Publication date: 1992-02-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕複数のバスマスタによるアクセス競合を回避するための
バス調停装置に関し、共有バス上のバスマスタ数の増加やバスクロックの高速
化に対応すると共に公平度の高い調停を行なうことを目
的とし、共有バス上の複数のバスマスタからのバス権獲得要求を
調停するバス調停装置において、前記複数のバスマスタ
のうち、バスクロックの現在のサイクル中に初めてバス
権獲得のためのリクエスト信号を送出したバスマスタを
検出するリクエストラッチ回路と、該リクエストラッチ
回路の出力信号に基づきバスクロックの同じ一周期内に
前記リクエスト信号を送出したバスマスタが二以上あっ
たとき、それらのバスマスタに予め割り当てられたマス
タ番号を優先度の高いもの順に出力する同着リクエスト
優先付は回路と、入力された一又は二以上のマスタ番号
を先着順に記憶し、基本的には先着順にバスグラントを
与え、同着のときは前記同着リクエスト優先付は回路で
定めた優先順でバスグラントを与えるグラント信号を出
力するバスグラント発生回路と、前記同着リクエスト優
先付は回路からの優先席順に並んだ一又は二以上のマス
タ番号を該バスグラント発生回路内の空きレジスタのう
ち、最も早くバスグラントを得ることかできるレジスタ
から順に一度に記憶させるリクエスト配置回路とを有す
るよう構成する。

〔産業上の利用分野〕

本発明はバス調停装置に係り、特に複数のバスマスタに
よるアクセス競合を回避するためのバス調停装置に関す
る。

中央処理装置（ＣＰＵ）やダイレクト・メモリ・アクセ
ス・コントローラ（ＤＭＡＣ）などのバスマスタが複数
個、共有バスを介して共通メモリや通信用入出力装置を
共有するマルチプロセッサシステムは、近年、その共有
バス上のバスマスタ数の増加と、システムクロックの高
速化の傾向かある。このため、複数のバスマスタ間のア
クセスが競合しないように、各バスマスタのバス権取得
に対するより公平な調停と、バスマスタ数の増加やシス
テムクロックの高速化に対応してより迅速な調停処理が
必要とされる。

〔従来の技術〕

上記の調停処理を行なうバス調停装置には、従来バス要
求信号の到着順を記憶せずに、バス要求をしているバス
マスタの中から最も優先度の高いバスマスタを選んでバ
ス権を獲得させる（バスグラントを与える）ものや、各
バスマスタ毎に全バスマスタ数分のビット数を持つ直列
入力直列出力型のシフトレジスタを設け、バス権獲得要
求の先着順を記憶し、それに従ってバスグラントを与え
るもの（例えば特開昭６３−１８０２３９号公報）が知
られている。

〔発明が解決しようとする課題〕

しかるに、前者のバス調停装置では、低い優先度を持っ
たバスマスタがバス権獲得要求をしていても、それより
高い優先度を持った複数のバスマスタが交互に要求をし
続けると、いつまでたってもバスグラントを得ることが
できない。また、この従来のバス調停装置では、必ずし
も時間的に早くバス権獲得要求をしたバスマスタが先に
バスグラントを得るとは限らず、公平な調停ができない
。

一方、後者のバス調停装置では先着順にバス権を与える
ことができる反面、バスクロックの一周期内で複数のバ
スマスタからバス権獲得要求かあった場合（所謂、同着
の場合）、あるいはバス権獲得要求を受けてから次のバ
スクロックでバスグラントを与える場合には、前記直列
入力直列出力のシフトレジスタの入力端から出力端まで
バスクロックの１周期内で高速にシフトしなければなら
ず、またバスマスタ数と同じ段数にシフトレジスタを構
成しなければならないことからシステムクロックの高速
化とバスマスタ数の増加の傾向にある現在のマルチプロ
セッサシステムにおいては、このような回路構成の装置
では対応しにくい。

本発明は以上の点に鑑みなされたもので、共有バス上の
バスマスタ数の増加やバスクロックの高速化に対応する
と共に公平度の高い調停を行なうことができるバス調停
装置を提供することを目的とする。

〔課題を解決するための手段〕

第１図（Ａ）は本発明の原理構成図を示す。同図中、バ
ス調停装置１０は、リクエストラッチ回路１１．同着リ
クエスト優先付は回路１２．リクエスト配置回路１３及
びバスグラント発生回路１４からなる。

リクエストラッチ回路１１は共有バス上の複数のバスマ
スタのうち、バスクロックの現在のサイクル中に初めて
バス権獲得のためのリクエスト信号を送出したバスマス
タを検出する。同着リクエスト優先付は回路１２は、バ
スクロックの同じ一周期内にリクエスト信号を送出した
バスマスタが二以上あったとき、それらのバスマスタに
予め割り当てられたマスタ番号を優先度の高いもの順に
出力する。

リクエスト配置回路１３は同着リクエスト優先付は回路
１２からの優先席順に並んだ一又は二以上のマスタ番号
をバスグラント発生回路内の空きレジスタのうち、最も
早くバスグラントを得ることかできるレジスタから順に
一度に記憶させる。

バスグラント発生回路１４は入力された一又は二以上の
マスタ番号を先着順に記憶し、基本的には先着順にバス
グラントを与え、同着のときは同着リクエスト優先付は
回路１２て定めた優先順でバスグラントを与えるグラン
ト信号を出力する回路で、記憶部と制御部とからなる。

このうち、記憶部は第１図（Ｂ）に１４ａで示す如く、
共有バス上のバスマスタ数と対応したビットｂ１〜ｂ。

を持ち、全部でバスマスタ数と同じ数ｎだけ設けられた
レジスタ１６．〜１６．により構成されている。

〔作用〕

バスグラント発生回路１４はマスタ番号を記憶する記憶
部１４ａと、バスビジー信号やリクエストのネゲートな
どバスグラントの更新、消滅をするにあたって参考とな
る信号を監視し、これらから作り出されたバスグラント
授与信号で記憶部１４ａを制御し、バスグラントを与え
る制御部とからなる。ここで、本発明では上記の記憶部
１４ａは第１図（Ｂ）に１６．〜１６．．で示すように
、各バスマスタに対応したビットを持つレジスタを全パ
スマスタ数ｎ個分設け、並列入力直列出力型のシフトレ
ジスタ群の構成としている。これにより、リクエスト配
置回路１３から各レジスタ１６．〜１６．を任意の個数
、直接アクセスでき、単数又は複数のマスタ番号出力は
一度に空いているレジスタに書き込まれる。

従って、本発明ではレジスタ１６．〜１６．のうち空き
レジスタで、かつ、最も早くバスグラントを得ることが
できるレジスタ（第１図（Ｂ）では　１６．．１６．、
・・・、１６．の順でバスグラントを早く得ることがで
きる）から順に単数又は複数のマスタ番号を一度に書き
込めるため、従来の直列入力直列出力型シフトレジスタ
を用いたものに比し、迅速なバスグラント発生ができる
。また、同着以外はマスタ番号は先着順に、レジスタ１
６、〜１６゜のうち所望のレジスタに書き込めるので、
先着順にバスグラントを与えることができる。

〔実施例〕

次に上記の各回路１１〜１４の実施例について、共有バ
ス上の全バスマスタ数ｎが“４′の場合を例にとって説
明する。第２図は第１図（Ａ）に示したリクエストラッ
チ回路】１の一実施例の回路図を示す。リクエストラッ
チ回路１１は４つのバスマスタの調停を行なうため、４
つの回路ユニット１１１〜１１４から構成されている。

回路ユニット１１１〜１１４は同一回路構成であるので
、代表して回路ユニット１１１の構成及び動作について
説明する。

ｒｑｌ−ｒｑ４は夫々第１乃至第４のバスマスタからの
バス権獲得要求信号（リクエスト信号）、ｂｕｓｃｌｋ
はバスクロック、ｒｓｔはリセット信号である。リクエ
スト信号ｒｑｌはインバータ１】５を介してＤ型フリッ
プフロップ１１６のデータ入力端子に印加される。フリ
ップフロップ１１６はインバータ１１５で位相反転され
たリクエスト信号ｒｑｌをバスクロックｂｕｓｃｌｋの
立ち上がりエツジでラッチした信号ｃｒｑｌをそのＱ出
力端子より出力する。

Ｄ型フリップフロップ１１７は上記の信号ｃｒｑｌをバ
スクロックｂｕｓｃｌｋの立ち上がりエツジでラッチし
た信号ｐｒｑｌをそのＱ出力端子より出力する。この出
力信号ｐｒｑｌはインバータ１１８を通してＡＮＤ回路
１１９に印加され、ここで信号ｃｒｑｌと論理積をとら
れ、信号１ｒｑｌとして出力される。従って、このリク
エストラッチ回路１１の出力信号１ｒｑｎ（ただし、ｎ
−１゜２．３．４）をＣとし、信号ｃｒｑｎをＡ、信号
ｐｒｑｎをＢとすると、出力信号Ｃは、Ｃ＝Ａ−Ｂで表わされ、次表で示される関係となる。

二こで、上記信号ｃｒｑｎはバスクロックｂｕｓｃｌｋ
の現在のサイクル中のリクエスト信号ｒｑｎをラッチし
た信号であり、また上記信号ｐｒｑｎはバスクロックｂ
ｕｓｃｌｋの一周期前のリクエスト信号の状態を示す信
号である。一方、リクエスト信号ｒｑｎはローレベル（
以下、“Ｌ”と記す）のとき（従って、リクエスト信号
ｒｑｎはハイレベル（以下、“Ｈ”と記す）のとき）、
ｎ番目のバスマスタからのリクエストがあることを示し
ている。

従って、上記表かられかるように、このリクエストラッ
チ回路１１によれば、バスクロックの一周期前はリクエ
スト無しで（ｐｒｑｎが“Ｌ”）で、今回初めてリクエ
ストか有る（ｃｒｑｎか“Ｈ”）ときのみ、出力信号１
ｒｑｎを“Ｈ”とし、それ以外の場合には出力信号１ｒ
ｑｎを“Ｌ”とする。なお、このリクエストラッチ回路
１１は上記の処理をバスクロックｂｕｓｃｌｋの毎周期
行ない、また、リセット信号ｒｓｔで初期化される。

第３図は第１図（Ａ）に示した同着リクエスト優先付は
回路１２の一実施例の回路図を示す。同着リクエスト優
先付は回路１２はバスクロックの同−周期内に複数のリ
クエスト信号入力かあったときに優先度付けをして出力
する機能を有しており、優先度付はマスタ番号発生回路
１２１　と、有効判別信号発生回路１２２とから構成さ
れている。

優先度付はマスタ番号発生回路１２１はリクエストラッ
チ回路１１から取り出されたリクエスト信号１ｒｑｌ〜
１ｒｑ４を入力信号として受け、優先度付けされたマス
タ番号Ｐ１〜Ｐ４を発生出力する。ここで、マスタ番号
Ｐ１〜Ｐ４の各々は４ビツトで、各ビットが共有バス上
の第１乃至第４のバスマスタの夫々に対応して割り当て
られている。すなわち、ＰＩは優先度が最も高いマスタ
番号、Ｐ２は優先度が２番目のマスタ番号、Ｐ３は優先
度が３番目のマスタ番号、Ｐ４は優先度が最も低いマス
タ番号で、また優先度に番目（Ｋ＝　１　。

２、　３．　４）のマスタ番号ＰＫはＰＫＩ〜ＰＫ４の
４ビツトからなり、例えば第３バスマスタからのリクエ
スト信号］ｒｑ３が“Ｈ”であるときはＰＫＩ〜ＰＫ４
のうちＰＫ３のみが論理“Ｈ”となるというように、そ
のマスタに対応するビットを論理“Ｈ”にして、そのバ
スマスタと認知させる。

ここでは、優先席順位は第１バスマスタが最高で、以下
第２．第３及び第４バスマスタの順で固定されている。

従って、例えば第１．第３及び第４のバスマスタからの
リクエストが同着で、リクエスト信号１ｒｑ１．１ｒｑ
３及び１ｒｑ４が夫々“Ｈ″のときは、マスタ番号Ｐ１
はその第１ビットＰＩ、たけか“Ｈ″、マスタ番号Ｐ２
はその第３ビツトＰ２ｓだけが“Ｈ”、マスタ番号Ｐ３
はその第４ビツトＰ３ａだけが“Ｈ”となり、マスタ番
号Ｐ４は４ビツトＰ４１〜Ｐ４ａがオール“Ｈ″である
。

上記のリクエスト信号１ｒｑｌをＡ、１ｒｑ２をＢ、１
ｒｑ３をＣ，１ｒｑ４をＤとしたとき、この優先度付は
マスタ番号発生回路１２１は次の論理式で表わされる回
路構成とされている。

Ｐ１＋＝ＡＰ１ｔ＝Ａ−ＢＰ１２＝Ａ−Ｂ−ＣＰｌ４　＝Ａ−Ｂ−Ｃ−ＤＰ２．＝ＧＲＯＵＮＤＰ２□　＝Ａ−ＢＰ２．＝Ａ−Ｂ−Ｃ＋Ａ−Ｂ−ＣＰ２．＝Ａ−Ｂ−Ｃ−Ｄ＋Ａ−Ｂ−Ｃ−Ｄ＋Ａ−Ｂ−Ｃ
−ＤＰ３　　　＝ＧＲＯＵＮＤＰ３．＝ＧＲＯＵＮＤＰ３．＝Ａ−Ｂ−ＣＰ３．＝Ａ−Ｂ−Ｃ−Ｄ＋Ａ−Ｂ−Ｃ−Ｄ＋Ａ−Ｂ−Ｃ
−ＤＰ４．　　工ＧＲＯＵＮＤＰ４．＝ＧＲＯＵＮＤＰ４．＝ＧＲＯＵＮＤＰ４４　　＝Ａ−Ｂ−Ｃ−Ｄ一方、有効判別信号発生回路１２２は優先度付けされた
マスタ番号ＰＩ−Ｐ４か有効であるか否かを示す有効判
別信号ｒｑｅｎｌ〜ｒｑｅｎ４を発生する回路で、次に
示す論理式で表わされる構成とされている。

ｒ　ｑ　ｅ　ｎ　１　＝Ａ＋Ｂ＋Ｃ＋Ｄｒｑｅｎ２＝Ａ
Ｂ＋ＣＤ＋ＢＣ＋ＡＣ＋ＢＤ十Ｄｒｑｅｎ３＝ＡＢＣ＋ＢＣＤ十ＡＢＤ＋ＡＣＤｒｑｅｎ
４＝ＡＢｃＤ従って、前記した第１．第３及び第４のバスマスタから
のリクエストが同着の場合を例にとると、ｒｑｅｎｌ、
ｒｑｅｎ２及びｒｑｅｎ３は夫々“Ｈ”て、マスタ番号
ＰＩ、Ｐ２及びＰ３か有効であることを示し、ｒｑｅｎ
４は“Ｌ”でディスエーブルされる。

なお、単独のリクエストの場合は、Ｐｌからマスタ番号
が出力され、ｒｑｅｎｌ　Ｐ−ｒｑｅｎ４のうちｒｑｅ
ｎｌのみ“Ｈ”とされる。

第４図は第１図（Ａ）に示したリクエスト配置回路１３
の一実施例の回路図を示す。リクエスト配置回路１３は
、第３図に示した同着リクエスト優先付は回路１２から
の優先度付けされたマスタ番号ＰＩ−Ｐ４と、有効判別
信号ｒｑｅｎｌ〜ｒｑｅｎ４と後述のバスグラント発生
回路１４からのレジスタ状態信号１ｒｃｌ〜１ｒｃ４と
を入力信号として受け、マスタ番号をバスグラント発生
回路１４の空きレジスタのうち最も早くバスグラントを
得ることができるレジスタからバスマスタの個数分を一
度に配置する回路で、セレクタ制御回路１３１と４つの
セレクタ１３２〜１３５とから構成されている。

上記のセレクタ制御回路１３１は第５図に示す如き回路
構成とされており、次に示す論理式で表わされる有効判
別信号ｒｇｅｎｌ〜ｒｇｅｎ４．ストローブ信号５ｔｒ
ｏｂｅＧ　ｎ及び各２ビツトのセレクト信号Ｓ　１　　
（ａ、ｂ）　〜Ｓ４　（ａ、ｂ）を発生出力する。

ｒ　ｇｅｎ　１＝ＡＢＣＤＥｒｇｅｎ２＝ＡＢｃＤＦ＋ＡＢｃＤＥｒｇｅｎ３＝ＡＢＣＤＧ＋ＡＢＣＤＦ＋ＡＢＣＥｒｇｅｎ４＝ＡＢＣＤＨ＋ＡＢＣＤＧ＋ＡＢＣＤＦ＋Ａ
ＢＣＤＥｓｔｒｏｂｅＧ　ｎ　＝　ｒ　ｇ　ｅ　ｎ　　　ｎＳ　
１　　ａ＝Ｓ　１　ｂ＝ＧＲＯＵＮＤ３２　ａ＝ＡＢＣ
ＤＳ　２　ｂ＝ＧＲＯＵＮＤＳ　３　ａ＝ＡＢＣＤＳ３ｂ＝ＡＢＣＤＳ４ａ＝ＡＢＣＤ−ＡＢｃＤＳ４ｂ＝ＡＢＣＤ−ＡＢＣＤ（ただし、Ａ＝Ｉｒｃｌ、Ｂ＝１ｒｃ２．Ｃ＝ｌｒｃ３
．Ｄ＝Ｉｒｃ４．Ｅ＝ｒｑｅｎｌ、Ｆ＝ｒｑｅｎ２．Ｇ
＝ｒｑｅｎ３．Ｈ＝ｒｑｅｎ４とする）。

一方、前記セレクタ１３２〜１３５は夫々４つの入力端
子に入力される優先度付けされたマスタ番号Ｐ１〜Ｐ４
のうちの一つをセレクト信号に基づいて選択出力する回
路で、各々同一構成であり、代表してセレクタ１３２の
回路構成を第６図に示す。

同図に示すように、セレクタ１３２はＴ　Ｔ　Ｌ　７４
１５３相当の機能を論理的に持っているセレクタ回路１
３２１〜１３２４から構成されている。セレクタ回路１
３２１〜！３２４の各々は４ビツトの入力端子ｎＣ（］
〜ｎＣ３と、ストローブ信号入力端子５ｔｒｏｂｅＧ　
Ｉｍと、２ビツトのセレクト信号入力端子Ａ、　　Ｂと
、１ビツトの出力端子Ｙとを有しており、ストローブ信
号５ｔｒｏｂｅＧ　＋か“Ｌ′のときセレクト信号Ｓｌ
ａ、Ｓｌｂに基づいて各４セレクタの入力端子ｎＣＯ〜
ｎＣ３に入力されるマスタ番号ｐＨ−４〜Ｐ　４　＋−
ａのうちの所定の−の入力端子への入力信号を出力端子
ＩＹ〜４Ｙより書き込み信号ｒｇ１〜ｒｇ４として出力
する。

上記の構成のセレクタ制御回路１３１及びセレクタ１３
２〜１３５からなるリクエスト配置回路１３の動作につ
いて次に説明する。セレクタ制御回路１３１は入力有効
判別信号ｒｑｅｎｌ〜ｒｑｅｎ４により、今回入力され
た優先度付けされたバスマスタ番号Ｐ　１　＋−ａ〜Ｐ
　４１−、からいくつ有効なマスタ番号が入力されたか
を判別し、更にバスグラント発生回路１４にあるレジス
タの個々について空きならば“Ｌ”、マスタ番号が書き
込まれているならば“Ｈ”を示すレジスタ状態信号１ｒ
ｃｌ〜１ｒｃ４の入力によりバスグラント発生回路１４
のレジスタのうちの空きレジスタを判別する。

これらの判別結果に基づいてセレクタ制御回路１３１は
ストローブ信号５ｔｒｏｂｅＧ　、とセレクト信号Ｓ　
Ｉ　　（ａ、ｂ）　〜Ｓ４　（ａ、ｂ）を発生してセレ
クタ１３２〜１３５を制御し、上記空きレジスタに書き
込むために、マスタ番号を各レジスタに対応した書き込
み信号ｒ　ｇ　Ｉ　＋−ａ〜ｒ　ｇ　４、−、とじて出
力する。また、このとき、書き込み信号ｒｇ１＋−ａ〜
ｒ　ｇ　４　＋−ａが有効か否かを示す有効判別信号ｒ
ｇｅｎｌ〜ｒｇｅｎ４がセレクタ制御回路１３１から取
り出される。

次に、バスグラント発生回路１４の構成及び動作につい
て説明する。第７図は第１図（Ａ）に示したバスグラン
ト発生回路１４の一実施例の回路図を示す。バスグラン
ト発生回路１４は上記の書き込み信号ｒ　ｇ　１　＋−
ａ〜ｒ　ｇ　４１−４及び有効判別信号ｒｇｅｎｌ　〜
ｒｇｅｎ４が入力され、ｒｇｅｎ１〜ｒｇｅｎ４がイネ
ーブル“Ｈ”となっているレジスタにマスタ番号の書き
込みを行なう記憶部１４ａと、常にすべてのリクエスト
を監視し、リクエストのネゲートを検出することによっ
てバスグラント授与信号を出力して記憶部１４ａに供給
し、記憶部１４ａからグラント信号ｇｒ１〜ｇｒ４を出
力させる制御部１４ｂとから構成されている。

記憶部１４ａは第８図に示す如き回路構成とされている
。同図中、１４１１〜１４１４は記憶単位ユニットで、
各々４ビツトのマスタ番号を記憶する回路で全部で４個
あり、第１図（Ｂ）に示したレジスタ１６．〜１６．（
ここではｎ＝４）に相当する。記憶単位ユニット１４１
．〜１４１４はバスグラント授与信号の立ち下がりエツ
ジ入力毎に、図中、右方向へ記憶マスタ番号のシフトを
行なう。

また、記憶単位ユニット１４１１〜１４１４の各々は有
効判別信号ｒｇｅｎｌ−ｒｇｅｎ４によって信号ｒ　ｇ
　１１−４〜ｒ　ｇ　４、−、の値を並列入力すること
が可能とされており、更に記憶単位ユニット１４１１−
１４１４夫々に単数、複数でアクセスすることができる
構成とされている。

記憶単位ユニット１４１１〜１４１４は夫々同一構成で
あるので、記憶単位ユニット１４１４について詳細な回
路構成を代表して示す。１４２．〜１４２４はＤ型フリ
ップフロップで、共有バス上のバスマスタ数と同じ４回
路設けられており、それらのクロック入力端子にはバス
グラント授与信号が供給され、またプリセット端子ＰＲ
とクリア端子ＣＬＲには対応するセット／リセット回路
　１４３．〜１４３４から互いに逆相の信号が印加され
てセット又はリセットされる。フリップフロップ１４２
１〜１４２４のＱ出力端子は次段の記憶単位ユニット１
４１、内の同様のＤ型フリップフロップのデータ入力端
子に接続されている。また、４人力○Ｒ回路１４６とＤ
型フリップフロップ１４７はレジスタ状態信号発生回路
１４８を構成している。

次に上記構成の回路動作について説明する。まず、リセ
ット信号ｒｓｔを“Ｌ”にすると、初期化リセット回路
１４５及びセット／リセット回路１４３、〜１４３４を
通してフリップフロップ１４２１〜１４２４の各プリセ
ット端子ＰＲに“Ｈ”、各クリア端子ＣＬＲに“Ｌ″が
入力され、フリップフロップ１４２．〜１４２４がすべ
てリセットされ、またフリップフロップ１４７ちリセッ
トされる。

次にリセット信号ｒｓｔを“Ｈ”とし、バスクロックｂ
ｕｓｃｌｋか“Ｈ”のとき有効判別信号ｒｑｅｎ４か“
Ｈ”であるとマスタ番号ｒｇ４＋−ａの書き込みが行な
われる。すなわち、ｂｕｓｃｌｋ及びｒｑｅｎ４が夫々
“Ｈ”であるとＡＮＤ回路１４４の出力信号も“Ｈ”と
なり、初期化リセット回路１４５に入力される。この初
期化リセット回路１４５内には、マスタ番号を示す４ビ
ツトの書き込み信号ｒｇ４．〜ｒｇ４ｓが別々に入力さ
れ、リセット信号ｒｓｔとの論理積をとる４つの２人力
ＡＮＤ回路を有しており、よってこの４つの２人力ＡＮ
Ｄ回路のうちリクエストを要求したバスマスタに対応す
るビットの書き込み信号が入力されるＡＮＤ回路の出力
信号のみ“Ｈ”となる。

この初期化リセット回路１４５の出力信号はセット／リ
セット回路１４３．〜１４３４を通してフリップフロッ
プ１４２．〜１４２４のプリセット端子とクリア端子Ｃ
ＬＲに印加されるが、初期化リセット回路１４５から並
列に取り出される４信号のうち“Ｈ″である信号に対応
するフリップフロップのプリセット端子ＰＲに“Ｌ”が
、一方クリア端子ＣＬＲに“Ｈ″が入力されてそのフリ
ップフロップをセット状態とする。従って、例えば第４
のバスマスタのリクエストに基づき書き込み信号ｒｇ４
４が“Ｈ”　、ｒ　ｇ　４　＋　〜ｒ　ｇａ４は夫々“
Ｌ″′であるものとすると、フリップフロップ１４２Ｉ
〜１４２４のうち１４２４のみセット状態とされ、その
Ｑ出力信号は“Ｈ”とされ、他のフリップフロッブ１４
２．〜１４２．はリセット状態でそれらのＱ出力信号は
“Ｌｌ”とされる。従ってフリップフロップ１４２　ｒ
　〜１４２　ｍには、バスクロックｂｕｓｃｌｋが“Ｈ
′″のとき、４ビツトのマスタ番号が書き込まれる。

フリップフロップ１４２１〜１４２４の各Ｑ出力信号は
ＯＲ回路１４６を通してフリップフロップ１４７のデー
タ入力端子に供給され、またフリップフロップ１４２．
〜１４２４にマスタ番号が書き込まれているときは、い
ずれか−のＱ出力信号が“Ｈ′であ、るから、フリップ
フロップ１４７のＱ出力端子からはマスタ番号が書き込
まれているとき′Ｈ”書き込まれていないとき“Ｌ＃で
あるレジスタ状態信号１ｒｃ４が取り出される。

フリップフロップ１４２．〜１４２．のクロック入力端
子及び記憶単位ユニット１４１１〜１４１．内のフリッ
プフロップ１４２．〜１４２４に相当する４つのフリッ
プフロップの各クロック入力端子には夫々バスグラント
授与信号が共通に入力されるから、バスグラント授与信
号の立ち下がりエツジでそれらのフリップフロップはデ
ータ入力端子の入力信号を夫々ラッチする。このため、
フリップフロップ１４２．〜１４２４による記憶単位ユ
ニット１４１４の記憶データは記憶単位ユニット１４１
．内の４つのフリップフロップに転送される。同様に記
憶単位ユニット１４１　ｊの記憶データは１４１．に、
１４１、の記憶データは１４１．に夫々同時に転送され
る。

このようにして、記憶単位ユニット　１４１　、にはマ
スタ番号を示す４ビツトの書き込み信号ｒｇ４、−４が
並列に入力されて書き込まれ、同様に他の記憶単位ユニ
ット１４１．〜１４１３にも同様にマスタ番号が書き込
まれ、また記憶単位ユニット１４１４→１４１．→１４
１　！　４１４１　、という順番でバスグラント授与信
号が立ち下がる毎にシフトされ、記憶単位ユニット１４
１．からバスグラントを与えるグラント信号ｇｒ＋〜ｇ
ｒ４か直列に出力される。

次に前記制御部１４ｂの構成及び動作について説明する
。第９図は制御部１４ｂの一実施例の回路図、第１０図
は第９図の動作説明用タイムチャートを示す。制御部１
４ｂは第９図に示す如く、リクエスト信号ｒｑｌ−ｒｑ
４が別々に入力され、その立ち上がりを検出する立ち上
がり検出回路２１〜２４と、それらの出力検出信号の論
理和をとるＯＲ回路２５と、Ｄ型フリップフロップ２６
と、リセット信号ｒｓｔ及びバスクロックｂｕｓｃｌｋ
の論理積をとるＡＮＤ回路２７より構成されている。

リクエスト信号ｒｑｌ〜ｒｑ４は第１乃至第４のバスマ
スタがバス権獲得要求を行なっているとき“Ｌ″、要求
解除（ネゲート）により“Ｈ”となる信号である。従っ
て、立ち上がり検出回路２１〜２４は対応するマスタ番
号のバスマスタからのリクエストがネゲートされた時点
を示す、リクエスト信号の立ち上がりを検出することに
なり、この立ち上がり検出時は幅の狭いＨ１のパルスｔ
ｃｌｋを出力する。

いま、リクエスト信号ｒｑｌ〜ｒｑ４のうちｎ番目のリ
クエスト信号ｒｑ、が第１０図（Ｂ）に示す如く時刻１
．でネゲートになったものとすると、対応する立ち上が
り検出回路より同図（Ｃ）に示す如きパルスｔｃｌｋか
出力され、ＯＲ回路２５を通してフリップフロップ２６
のクロック端子に印加される。このフリップフロップ２
６はリセット信号ｒｓｔと第１θ図（Ａ）に示すバスク
ロックｂｕｓｃｌｋのＡＮＤ回路２７による論理積出力
かクリア端子に印加されるため、リセット信号ｒｓｔが
“Ｈ”で、かつ、バスクロックｂｕｓｃｌｋが“Ｈ”で
ある期間において上記パルスｔｃｌｋか立ち上がった時
点ｔ、で、第１θ図（Ｄ）に示す如く“Ｈ”になるバス
グラント授与信号をそのＱ出力端子より出力する（フリ
ップフロップ２６がセットされる）。

バスグラント授与信号は第１０図（Ｄ）に示す如く、バ
スクロックｂｕｓｃｌｋの立ち下かり時点ｔ。

でクリアされ“Ｌ”となる。このバスグラント授与信号
の立ち下がりエツジで第８図に示した記憶単位ユニット
１４１．〜１４１　、内の各４つのフリップフロップの
Ｑ出力データがシフトされ、第１０図（Ｅ）、（Ｆ）に
示す如く、グラント信号ｇｒ、、ｇｒ、が“Ｈ”　（バ
スグラント消滅）、“Ｌ”　（バスグラント更新）とさ
れる。つまり、シフト前に記憶単位ユニット内のレジス
タ（４つのフリップフロップよりなる）にマスタ番号が
セットされ、今までバスグラントを握っていた第１のバ
スマスタはこれを失い、記憶単位ユニット１４１、内の
レジスタにセットされているマスタ番号があるときは、
上記のシフトによってこのマスタ番号で表わされる第２
のバスマスタにバスグラントが授与される。

なお、本発明は上記の実施例に限定されるものではなく
、例えば同着リクエスト優先付は回路１２は同着時の優
先度を固定とせず、ラウントロピンのような手法を用い
てもよく、この場合は更に同着の場合の公平度も高いの
で、結果としてバス調停装置全体の公平度が増加する。

また、バスグラントを与えるのに第９図及び第１０図で
リクエストのネゲートを検出して行なうように説明した
が、バスプロトコルによっては、一般でいわれるバス使
用の有無を表わすバスビジーのような信号を使用して回
路を構成してもよい。

〔発明の効果〕

上述の如く、本発明によれば、基本的には先着順に同着
の場合は定められた優先順でバスグラントを与えること
ができるため、従来に比べて調停の公平度を向上するこ
とができ、また単数又は複数のマスタ番号を並列入力型
直列出力塁の空きレジスタで最も早くバスグラントを得
ることができるレジスタに一度に書き込むことで迅速な
バスグラント発生を行なうことができるため、バスクロ
ックを従来に比べて高速化できると共に、共有バス上の
バスマスタ数を増加することができる等の特長を有する
ものである。

【図面の簡単な説明】

第１図（Ａ）は本発明の原理構成図、第１図（Ｂ）は本発明の要部の原理構成図、第２図はリ
クエストラッチ回路の一実施例の回路図、第３図は同着リクエスト優先付は回路の一実施例の回路
図、第４図はリクエスト配置回路の一実施例の回路図、第５図はセレクタ制御回路の一実施例の回路図、第６図
はセレクタの一実施例の回路図、第７図はバスグラント
発生回路の一実施例の回路図、第８図は記憶部の一実施例の回路図、第９図は制御部の一実施例の回路図、第１０図は第９図の動作説明用タイムチャートである。１２は同着リクエスト優先付は回路、１３はリクエスト配置回路、１４はバスグラント発生回路、１４ａは記憶部、１４ｂは制御部、１６＋〜１６．はレジスタ、１４１、〜１４１４は記憶単位ユニットを示す。特許出願人　富　士　通　株式会社図において、１１はリクエストラッチ回路、リクエスト信号グラント信号本発明の原理構成図第１図（Ａ）リクエストラッチ回路の実施例の回路図第図並列入力本発明の要部の原理構成図第図（Ｂ）セレクタの一実施例の回路図第６ｖ４制御部の一実施例の回路図第９図第９図の動作説明用タイムチャ第１０図１・

Claims

【特許請求の範囲】

（１）共有バス上の複数のバスマスタからのバス権獲得
要求を調停するバス調停装置において、前記複数のバス
マスタのうち、バスクロックの現在のサイクル中に初め
てバス権獲得のためのリクエスト信号を送出したバスマ
スタを検出するリクエストラッチ回路（１１）と、該リクエストラッチ回路（１１）の出力信号に基づきバ
スクロックの同じ一周期内に前記リクエスト信号を送出
したバスマスタが二以上あったとき、それらのバスマス
タに予め割当てられたマスタ番号を優先度の高いもの順
に出力する同着リクエスト優先付け回路（１２）と、入力された一又は二以上のマスタ番号を先着順に記憶し
、基本的には先着順にバスグラントを与え、同着のとき
は前記同着リクエスト優先付け回路（１２）で定めた優
先順でバスグラントを与えるグラント信号を出力するバ
スグラント発生回路（１４）と、前記同着リクエスト優先付け回路（１２）からの優先席
順に並んだ一又は二以上のマスタ番号を該バスグラント
発生回路（１４）内の空きレジスタのうち、最も早くバ
スグラントを得ることができるレジスタから順に一度に
記憶させるリクエスト配置回路（１３）と、を有することを特徴とするバス調停装置。
（２）前記バスグラント発生回路（１４）は、各々前記
共有バス上のバスマスタ数と対応したビットを持ち、全
部で該バスマスタ数と同じ敷設けられたレジスタ（１６
＿１〜１６＿ｎ）を有する記憶部（１４ａ）と、バスビジーやリクエストネゲートなどバスグラントの更
新、消滅をするにあたって参考になる信号から作り出さ
れたバスグラント授与信号を出力して該記憶部（１４ａ
）に供給し、該記憶部（１４ａ）から前記グラント信号
を発生させる制御部（１４ｂ）と、からなり、前記記憶部（１４ａ）のレジスタ（１６＿１〜１６＿ｎ
）は前記マスタ番号が前記複数のレジスタ（１６＿１〜
１６＿ｎ）のうち空きレジスタで、かつ、最も早くバス
グラントを得ることができる所定のレジスタに並列に入
力され、前記バスグラント授与信号によりシフト動作を
行なって直列出力を得る構成であることを特徴とする請
求項１記載のバス調停装置。
（３）前記リクエスト配置回路（１３）は、前記同着リ
クエスト優先付け回路（１２）の出力マスタ番号が入力
される、全部で前記共有バス上の全バスマスタ数と同じ
数設けられたセレクタ（１３２〜１３５）と、前記バス
グラント発生回路（１４）内のレジスタの空き状況を示
すレジスタ状態信号か該バスグラント発生回路（１４）
から供給されると共に、該マスタ番号が有効か無効かを
示す信号が該同着リクエスト優先付け回路（１２）から
供給され、これらに基づいて入力マスタ番号を空きレジ
スタに対応したセレクタから取り出すよう前記セレクタ
（１３２〜１３５）を制御するセレクタ制御回路（１３
１）と、からなることを特徴とする請求項１記載のバス
調停装置。